面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

一种用于信息处理微系统DDR互连故障的自测试算法

为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。

一种共享DDR参考电阻的方法分析

阐述一种分时复用的方法,只通过少量(甚至是单一)ZQ PIN,即可完成所有DRAM及主控的ZQ校准需求。该方法能够有效减少DDR存储单元引脚的数量,满足最初的设计目标,对于高速、稳定DDR存储单元的研究有积极的作用。

一种提高图像旋转显示DDR效率的方法

本文提出了一种Bank Hash的方法,将原来相邻的同一Bank不同页的访问映射成不同Bank的访问,只需等待t_(RRD),时间大致在10 ns以内,远小于t_(RC),可提高访问效率。结果表明,对于一个4K ARGB格式图像,旋转访问效率提升了6倍左右,符合显示帧率要求,同时该方法也不会对非旋转访问造成损失。

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台,平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的TCL脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的TCL脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。

DNA损伤修复相关通路的合成致死靶点研究及其在卵巢癌中的应用和前景

DNA损伤引发细胞启动一系列DNA损伤应答(DNA damage response,DDR),包括DNA损伤修复、细胞周期检查点激活、细胞周期阻滞、各种细胞内信号转导途径的活化和细胞凋亡等。DNA损伤修复(DNA damage repair)是细胞维持基因组稳定性的重要机制,于2015年获得诺贝尔化学奖。DNA损伤修复途径主要包括:碱基切除修复(base-excision repair,BER)、核苷酸切除修复(nucleotide excision repair,NER)、错配修复(mismatch repair,MMR)、同源重组(homologous recombination,HR)和非同源末端连接(non-homologous end joining,NHEJ)等,分别在DNA单链断裂(single-strand break,SSB)或双链断裂(double-strand break,DSB)等损伤修复中发挥重要作用。DNA损伤修复缺陷与肿瘤发生发展密切相关,同时也是肿瘤治疗的重要靶点。DNA损伤修复通路的多聚ADP核糖聚合酶(poly-ADP-ribose polymerase,PARP)与乳腺癌易感基因BRCA 1/2等存在合成致死(synthetic lethality)作用,使PARP抑制剂(PARP inhibitor,PARPi)成为第一个也是目前唯一上市的肿瘤治疗合成致死靶药。PARPi在卵巢癌及多种实体瘤治疗中疗效良好,使DNA损伤修复及相关DDR通路的合成致死靶药研发成为热点,其他在研靶点主要包括:共济失调毛细血管扩张突变蛋白(ataxia telangiectasia-mutated protein,ATM)、共济失调毛细血管扩张与RAD3相关蛋白(ataxia telangiectasia and Rad3 related protein,ATR)、DNA依赖性蛋白质激酶催化亚单位(DNA-dependent protein kinase catalytic subunit,DNA-PKcs)、细胞周期检测点激酶1(checkpoint kinase1,CHK1)、细胞周期检测点激酶2(checkpoint kinase 2,CHK2)、阻止有丝分裂的蛋白质激酶WEE1等。PARPi与其他DDR靶药、抗血管生成药物及免疫检查点抑制剂的联用,有可能成为克服PARPi耐药、提高疗效的有效手段和发展前景。本文针对DNA损伤修复及相关DDR通路的关键分子和潜在肿瘤治疗靶点进行综述,阐述了DNA损伤修复相关通路的合成致死靶点研究及在卵巢癌的应用和前景,为基础研究及临床应用提供指导。

地震数据采集中基于FPGA的多DDR SDRAM控制器设计

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.

基于DDR SDRAM控制器时序分析的模型

定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。

用于DDR3访存优化的数据缓冲机制

为提高DDR3控制器访存效率,设计了基于DDR3存储器预取访问数据长度的数据缓冲机制,将访存请求分为三种基本类型并分别排队处理,降低数据丢弃和实际动态随机访问存储器访问发生次数。针对图像和视频类应用程序的实验结果表明,相对于传统先到先服务的DDR3访存控制器,该机制取得了平均21.3%、最好51.3%的性能提升,硬件开销在可接受范围内。

基于FPGA的DDR SDRAM控制器的实现

随着现在各种处理器的工作频率越来越快,存储器的读写速度以及外围的控制电路的性能成为直接制约系统的性能的瓶颈。介绍了一种基于FPGA的DDRSDRAM控制器的设计。

一种DDR SDRAM控制器设计

在分析DDRSDRAM基本操作原理的基础上,提出了一个基于FPGA的DDRSDRAM控制器的设计,实现了DDRSDRAM读写时序控制,并给出实现结果。

基于PCI及DDR的光纤接口CCD图像采集卡设计

综合PCI、DDR、FPGA、光纤等技术,设计了一款远程高速CCD图像采集卡。采集卡用光纤传输信号,并使用DDR SDRAM作为数据缓存,采用EP2C35F484C8芯片实现采集卡的逻辑控制以及DDR的控制器,采用PCI9054桥接芯片实现PCI接口。以Numega公司的DriverWorks作为开发工具开发了基于Windows下的WDM模型的系统驱动程序,用VC6.0开发了基于Windows平台的可视化应用程序。

基于FPGA的DDR SDRAM控制器设计与实现

在高速数据采集系统中,高速大容量数据缓存成为1项关键技术。DDR SDRAM凭借其大容量、高数据传输速率和低成本优势,正在越来越多的被应用于高速数据采集系统中。采用Altera公司的Cyclone Ⅲ系列FPGA和MT46V16 M16 DDR SDRAM芯片作为硬件平台,完成了DDR SDRAM控制器的设计,使用Signal Tap工具,完成了对控制器硬件测试与验证。

计算密集型体系集成DDR SDRAM控制器设计

文章介绍了计算密集型体系解决存储器访问瓶颈的研究趋势。针对计算密集型体系的高数据访存需求,提出并在FPGA上实现了一种集成的DDR SDRAM控制器,其关键部分为固化初始化系列和专有的定制系统总线。仿真结果和分析表明,该控制器解决了计算密集型体系的数据访问瓶颈。

基于FPGA的DDR存储器突发读取设计技术

针对大规模采集数据读取时间较长的问题,特别是PCI总线接口的微处理器,采用单周期读取方式时,将会严重影响采集数据的实时处理。通过在FPGA中设计PCI接口控制器和DDR控制器,将PCI总线接口协议转换到内部自定义局部总线,采用双端口FIFO作为时序同步控制缓冲器,同步内部局部总线和DDR控制器,从而解决了微处理器对DDR存储器突发读取的时序同步问题,实现了大规模采集数据的快速上传。

基于DDR内存总线的高速网络接入技术

在机群系统中,机群的互连网络性能对整个机群系统的性能有着至关重要的影响.机群系统要求互连网络具有高带宽、低延迟、高可靠等特性,传统的互连网络接入方法基本上基于PCI接口.本文提出了基于DDR DIMM内存总线的接入思想,采用可编程逻辑器件FPGA实现网络接口设计,通过直接读写内存方式提高并行接入带宽,并将部分通讯协议下载到网卡上以提高计算和通讯的速度.实测表明,在不包括上层协议的情况下,接口卡的数据接入带宽可达3120Mbps,给出了基于FPGA的实现方法,并用Xilinx Virtex-Ⅱ Pro-20 FPGA进行了仿真和验证.

用Xilinx FPGA实现DDR SDRAM控制器

DDR SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能。DDR SDRAM需要特定的DDR控制器才能完成与DSP、FPGA之间的通信。由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDR SDRAM控制器。该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术。

基于DDR模组阵列的超高速数字图像存储技术

为了实现光电跟踪测量系统高精度测量中图像数据的超高速实时存储,提出了基于双数据率(DDR)模组阵列的超高速数字图像存储方案。采用大容量DDR双列直插式内存模组(DIMM)阵列作存储介质,现场可编程门阵列(FPGA)作DDR模组阵列控制器,设计了存储系统。介绍了存储系统的总体设计框图,给出了DDR模组阵列控制器的各模块设计和图像数据的输入、输出方法。测试中完成了数据速率为1 000 MB/s的高速图像实时存储;分析表明其最高数据存储速率可达1 828 MB/s,可满足光电跟踪测量系统高精度测量对高帧频、大靶面图像传感器输出图像数据超高速实时存储的需求。

视频格式转换系统中DDR控制器设计

提出了面向高清的视频格式转换系统,设计了一种基于状态机且适用于视频格式转换的DDR SDRAM控制器系统结构和状态转移控制流程。该控制器能实现2片DDR SDRAM乒乓读写切换,完成整个视频的传输。最后对控制器的电路进行了仿真,并在Xilinx的Spartan3E系列上实现了DDR SDRAM的连续读写,为集成电路技术中解决数据缓存系统的瓶颈问题提供了新的设计思路。该控制器处理速度快、稳定性好、占用的芯片资源少,并直接面向HDMI接口标准。

一种DDR SDRAM通用测试电路的设计与实现

为了保证DDR SDRAM功能的完整性与可靠性,需要对其进行测试;文中介绍了一种基于FPGA的可带多个March算法的DDR SDRAM通用测试电路的设计与实现,所设计的测试电路可由标准的JTAG接口进行控制;设计的测试电路可以测试板级DDRSDRAM芯片或者作为内建自测试(BIST)电路测试芯片中嵌入式DDR SDRAM模块;验证结果表明所设计的DDR SDRAM通用测试电路可以采用多个不同March算法的组合对不同厂商不同型号的DDR SDRAM进行尽可能高故障覆盖率的测试,具有广阔的应用前景。