在数字系统中,每个模块需要的时钟频率一般是不相同的,通常采用分频的方法由系统时钟得到所需频率。文章设计一个七分频电路对占空比为1∶1的时钟信号F进行分频,输出的七分频信号的占空比仍为1∶1。用卡诺图分别计算使用上升沿和下降沿...在数字系统中,每个模块需要的时钟频率一般是不相同的,通常采用分频的方法由系统时钟得到所需频率。文章设计一个七分频电路对占空比为1∶1的时钟信号F进行分频,输出的七分频信号的占空比仍为1∶1。用卡诺图分别计算使用上升沿和下降沿触发的分频电路,为了使分频电路容易实现,并有波形均匀等优点,采用计数器来设计。设计采用Multisim进行电路仿真设计,并用Modelsim se 6.2书写Verilog程序并且仿真验证。展开更多
文摘在数字系统中,每个模块需要的时钟频率一般是不相同的,通常采用分频的方法由系统时钟得到所需频率。文章设计一个七分频电路对占空比为1∶1的时钟信号F进行分频,输出的七分频信号的占空比仍为1∶1。用卡诺图分别计算使用上升沿和下降沿触发的分频电路,为了使分频电路容易实现,并有波形均匀等优点,采用计数器来设计。设计采用Multisim进行电路仿真设计,并用Modelsim se 6.2书写Verilog程序并且仿真验证。