万兆以太网光纤通信在FPGA上的可靠实现

为了使以FPGA作为主控的系统实现可靠、低成本的互联通信,经过权衡PCIe、SRIO与万兆以太网方案,本文研究了基于光纤的万兆以太网的可靠通信。在实际工程应用中,为了方便FPGA工程师实现万兆以太网通信,FPGA厂商会提供工作在数据链路层的万兆以太网IP核,但是数据链路层实现的以太网通信并不是无丢包、不乱序的可靠通信。赛灵斯公司提供的IP核为10 Gigabit Ethernet Subsystem。为了实现基于万兆以太网的无丢包、不乱序的可靠通信,本文基于10 Gigabit Ethernet Subsystem IP核设计了四种以太网帧:IDLE_FRAME、START_REQ_FRAME、DATA_REQ_FRAME和DATA_FRAME,及其配套的滑动窗口机制。经过硬件板卡测试显示,该方法可实现全链路速率702.65MByte/S的可靠传输,为未来多FPGA板卡的交换机互联通信打下了坚实基础。

基于ZYNQ的万兆以太网流信息统计架构

ZYNQ-Ultrascale+型器件是Xilinx公司推出的MPSoC(Multi-Processor System on Chip)架构器件,上面集成了多核Cortex-A53处理器以及Ultrscale系列的FPGA(Field-Programmable Gate Array)。对如今越来越复杂的网络环境以及越来越庞大的网络数据吞吐的管理问题进行了研究,采用了ZYNQ-Ultrascale+型器件作为核心处理器,提出了一种万兆以太网流信息统计架构。通过对以太网链路的数据包进行卸载,组合成流信息进行统计分析,将统计结果传输至主机,能够完成对万兆以太网的管理。将所述的架构应用于实际的万兆以太网监控系统中,支持TCP、UDP、ICMP、ARP等协议的统计,统计延时小于5μs,最高可支持3.2k条流数量。

一种基于FPGA的万兆以太网MAC层设计与实现

针对基于软件设计的万兆以太网MAC层无法满足高速数据实时传输的发展要求,文章提出了一种基于FPGA硬件平台的万兆以太网MAC层协议的设计与实现方案。该设计方案主要利用FPGA的并行处理能力,通过Verilog硬件描述语言完成万兆以太网MAC层数据实时处理的硬件设计,实现大带宽、低延时和高可靠性的万兆以太网MAC层的数据收发功能。试验验证表明:该设计方案实现了万兆以太网高速率的数据传输,具有低延时、高性能、高可靠性与简易性等优点。

万兆以太网物理层编码子层转换芯片研究

研制了符合IEEE802.3ae万兆以太网10GBASE-R标准物理层编码子层转换芯片,该转换芯片采用单片FPGA进行10GBASE-R标准中万兆以太网16比特接口(XSBI)与10Gb介质无关接口(XGMII)的相互转换,实现了物理层编码子层(PCS)的全部功能,并在万兆以太网物理层传输实验系统中进行了验证。

万兆以太网MAC层控制器的FPGA设计与实现

根据IEEE802.3-2005和IEEE802.3ae标准,在Xilinx公司的Virtex6系列XC6VHX255T器件上设计实现了万兆以太网MAC层控制器。与千兆以太网相比,万兆以太网使用更宽的数据位宽和更高的时钟频率,这使得其MAC层控制器的设计和实现都面临新的挑战。在解决了数据并行处理、不定长字节CRC编码/校验及与千兆以太网兼容等问题的基础上,设计实现了万兆以太网MAC层控制器。经布局布线后仿真验证,说明该设计可满足万兆以太网实际应用的要求。

万兆以太网MAC层控制器设计与实现

根据IEEE802.3和802.3ae协议,设计实现了万兆以太网MAC层控制器.文中使用交叉流水CRC和异步双口RAM技术,解决了非固定数据宽度CRC编码/校验,以及与千兆以太网兼容两个关键问题.本文实现的控制器由发送、接收和管理三个模块组成.发送接收模块除实现发送和接收数据帧功能外,还包含了流量控制和协调子层的功能.管理模块实现了对MAC层控制器的灵活配置,并能够获得丰富的统计信息.后时序仿真的结果表明,该控制器可以满足万兆以太网对带宽的要求.

万兆以太网媒体访问控制层研究

为了与10Gb/s的带宽相匹配,万兆以太网MAC层内部采用64位数据宽度,156.25MHz的工作频率。数据宽度的加宽和频率的提高给万兆以太网MAC层控制器的实现带来了新的挑战。这些挑战表现在数据域边界获取,CRC编码/校验,高频电路设计以及与千兆以太网兼容等方面。文章提出了使用辅助计数、交叉流水CRC、细化流水级和异步RAM等方案来解决这些问题,并采用上述解决方案设计实现了万兆以太网MAC层控制器。对控制器进行后时序仿真的结果证实了方案的正确性和可行性。

基于FPGA的万兆以太网接口的设计与实现

介绍了IEEE 802.3ae标准中万兆以太网物理层及媒质接入控制子层的相关协议。以10GBASE-R应用物理环境为例,阐述了万兆以太网接口各个单元模块的功能和设计实现方法。FPGA仿真结果表明,该万兆以太网接口可以实现以太网之间的万兆接入,对以太网的应用空间和性能提升有着重大的意义。

基于FPGA的万兆以太网UDP_IP硬件协议栈设计与实现

针对传统基于软件的协议栈无法满足高速数据传输处理需求的问题,提出了一种基于硬件加速的UDP协议栈设计方案,该方案基于硬件高效并行的特点,实现了UDP/IP协议栈,满足了万兆以太网数据高带宽传输的需求。通过实际测试表明,该设计最高可以达到9.32 Gbps传输速率,满足10 Gbps带宽下线速处理的需求,与传统软件实现相比,处理能力更接近理论极限。

基于万兆以太网的Cameralink数字图像光纤传输系统

针对当前工业相机在传输高分辨率和高帧频图像时的传输困难问题,设计了以FPGA为核心处理器的Cameralink数字图像光纤传输系统。系统采用SelectIO接口模块代替接口芯片,经数据处理后再通过万兆以太网模块完成2 Medium模式的Cameralink图像数据与AXI4-stream数据流之间的相互转换。实验表明:对于640×512分辨率、1 kHz帧频的2 Medium模式的Cameralink图像数据,可转化为AXI4-stream数据流进行高速、稳定的光纤传输。并在接收端将AXI4-stream数据流完整、实时地还原回2 Medium模式的Cameralink图像数据,解决了传输困难的问题,传输带宽为3.93 Gbit/s。

神东矿区井下万兆以太环网的设计与应用研究

针对煤矿井下数字通信系统多系统安装、多系统布设以及维护困难等问题,依据神东矿区区域自动化控制系统及"一网一站"系统的建设需求,提出了煤矿井下万兆以太环网的总体架构及设计原则,并对具体技术方案、网络拓扑结构等进行了设计。实际应用表明,通过"一网"的建设,将井下的数字通信统一传输到地面进行处理,不仅减少了工程施工量和节省了建设成本,同时也优化了后期的设备维护,避免了以往各个系统单独传输的弊病。

万兆以太网物理层技术

本文介绍了IEEE802.3ae标准中万兆以太网物理层应用参考模型及电平接口,分析了万兆以太网物理层10GBASE-X、10GBASE-R和10GBASE-W中编码子层(PCS)的工作原理,给出了两种物理介质相关子层关键电路芯片:10Gb/s时钟恢复电路芯片、12×3.125Gb/s激光驱动器芯片的测试结果。

基于FPGA的万兆以太网传输设备设计

为了延伸IP交换机的以太网用户线和以太网中继线,提出了基于光纤通信的传输距离可达20千米以上的万兆以太网传输方案。该方案由4个10M/100 M/1000Mbps自适应以太网接口和1个10Gbps光接口组成。利用Altera公司Arria V GT系列FPGA芯片实现了4个以太网接口和1个光接口之间的数据转换功能。

万兆以太网物理层编码芯片设计

提出了一种并行处理的编解码方案。采用这种方案 ,设计了万兆以太网 1 0 G BASE-R标准的物理编码子层发送端芯片。芯片由 64b/ 66b编码、扰码和变速箱 3部分组成。考虑到测试问题 ,该芯片内置了伪随机码数据源。这种方案的优点是逻辑简单、速度快。芯片采用 TSMC 0 .1 8μm CMOS工艺 ,用全定制方式实现。芯片引脚分布时参照 PLCC48规格。

万兆以太网TCP/IP传输系统设计

针对当今核物理实验领域对数据传输系统提出的高性能、高稳定性要求,完成了基于FPGA的万兆以太网TCP/IP传输系统的设计。文中主要工作在于精简优化传统TCP/IP协议栈,对TCP/IP协议栈模块自顶向下进行模块化设计,并调用10 Gbit Ethernet MAC与PHY的IP核配合使用,在FPGA内部实现基于IEEE 802.3的TCP/IP协议数据的接收、缓存、控制、发送等功能。此外还搭建了万兆以太网测试平台,对本设计的基本功能进行全面测试:完成了ARP协议报文的请求与应答、ICMP协议报文的请求与应答、客户端与服务器端之间的数据传输链路测试,且测试过程无数据包丢失。测试结果表明,该设计已基本满足高性能与高稳定性的要求,应用于核物理实验的读出平台前景优势明显。

万兆以太网技术的研究与实现

为了提高通信系统的数据吞吐量,增加系统集成度,在IEEE 802.3ae标准的基础上,对万兆以太网技术进行了研究并实现。万兆以太网技术是基于FPGA实现的,FPGA完成的主要工作包括:完成与上层软件的指令和数据交互、数据的组帧/解帧、与物理层的接口管理等。物理层发送端主要完成数据对齐、变速并加扰、并串转换等工作,将串行数据发送给光电转换模块,接收端正好相反。经过万兆以太网标准仪器测试,传输速率达到了10 Gb/s,大大提高了系统间数据传输的速度和效率,简化了系统结构。

具有90°可调移相的万兆以太网数据判决芯片设计

介绍了用法国OMMIC公司 0 2 μmGaAsPHEMT工艺设计的具有 90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构 ,给出了仿真结果及版图 ,最后给出分析和结论 .该芯片的判决电路采用SCFL (源级耦合晶体管逻辑 )的D触发器结构 ,根据矢量叠加原理设计 ,采用差动电流放大器构成可调移相器 .该芯片可直接用于万兆以太网IEEE 80 2 3ae中 10GBASE R和 10GBASE W的物理媒介配属层的时钟数据恢复模块中 .

万兆以太网中64B/66B编解码的硬件实现方法

研究万兆以太网中的64B/66B的编解码规则及其内在的特性,提出了一种基于查找表和逻辑运算相结合的64B/66B编解码实现方法,具有使用资源少、编解码速度快、可靠性强等特点。该方法使用硬件描述语言VerilogHDL来实现64B/66B编解码的描述,通过Xilinx的FPGA器件进行仿真和综合,实现了具体的硬件电路,并且下载验证了该设计方法的有效性和可行性。不同速率的高速64B/66B编解码模块或芯片的设计可以采用该方法来实现。

万兆以太网物理层全集成单片锁相环电路

给出了一个采用 0 .2μm Ga As PHEMT工艺实现的单片集成高速锁相环电路。芯片采用差分电感电容谐振式负跨导压控振荡器 ,总面积为 0 .9mm× 0 .7mm。采用 3.3V单电源供电 ,测得芯片总功耗为 2 83m W,输出功率约 - 1 1 d Bm,中心频率 7.2 GHz,锁定范围为± 30 0MHz。环路锁定在 7.2 GHz时 ,输出信号的峰 -峰抖动约 5 .6ps,在 5 0 k Hz频偏处的单边带相位噪声为 - 94d Bc/Hz。本锁相环电路经适当修改可应用于万兆以太网物理层 IEEE80 2 .3ae1 0 GBASE- R或 1 0 GBASE- W时钟恢复电路。

万兆以太网技术及应用

万兆以太网（10GbE）是一种高速以太网技术,这种以太网采用IEEE 802.3以太网媒体访问控制（MAC）协议、帧格式和帧长度。它的优点是减少网络的复杂性,兼容现有的局域网技术,降低系统费用,并提供更快、更新的数据业务。10GbE与弹性分组数据环（RPR）结合产生的10GRPR技术,吸收了10GbE的经济性、光纤环网的高带宽效率和可靠性,是一种非常有潜力的宽带城域网技术。