45 nmCMOS工艺三模冗余加固锁存器的性能评估

集成电路器件处在辐射敏感环境中时,易受到粒子轰击产生单粒子效应,使得电路的逻辑值发生翻转,影响电路的可靠性。为了提高电路的可靠性,需要针对单粒子效应引起的单粒子翻转(single event upset,SEU)问题进行加固研究,三模冗余(triple modular redundancy,TMR)锁存器是最简单有效的抗SEU加固锁存器。文章阐述了TMR相关基础知识,包括结构组成、可靠性分析和工作原理。TMR锁存器分为主级和从级。主级是由3个相同模块组成的,从级是“三中取二”表决器。文中使用的表决器为2种传统表决器和9种晶体管级表决器。传统表决器是由门级单元构成,晶体管级表决器是由PMOS管和NMOS管组合构成。文章分析比较了11种不同结构的TMR锁存器,利用Hspice仿真工具测得TMR锁存器的功耗、延迟、面积开销,并进行综合性能比较。

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMR&DICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMR&DICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMR&DICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMR&DICE型D触发器具有最小的翻转截面。

FPGA设计三模冗余加固技术

辐射环境中的电子系统容易发生因单粒子翻转（SEUs）而导致其设备失效情况。介绍FPGA设计技术中的三模冗余设计技术及Mentor Grahpics公司的FPGA三模冗余设计工具Precision Rad-Tolerant，采用三模冗余技术实现并串转换模块，仿真验证了在FPGA中使用三模冗余设计技术对抗单粒子翻转的良好效果。

SRAM型大规模FPGA的抗单粒子翻转设计与试验验证

对SRAM型大规模FPGA进行了抗单粒子翻转(SEU)设计研究,提出了具体的有效减弱单粒子翻转效应影响的设计方法,并利用兰州重离子加速器(HIRFL)束流终端开展了单粒子效应模拟实验,对设计方法的有效性进行了试验验证。为星载信号处理机的抗单粒子翻转设计提供了参考依据。

基于Scrubbing的空间SRAM型FPGA抗单粒子翻转系统设计

基于SRAM工艺的FPGA在空间环境下容易受到单粒子翻转(Single Event Upsets,SEU)的影响而导致信息丢失或功能中断.在详细讨论三模冗余(Triple Modular Redundancy,TMR)和刷新(Scrubbing)的重要原理及实现细节的基础上,实现了一种高可靠性、TMR+Scrubbing+Reload的容错系统设计,用反熔丝型FPGA对SRAM型FPGA的配置数据进行毫秒级周期刷新,同时对两个FPGA均做TMR处理.该容错设计已实际应用于航天器电子系统,可为高可靠性电子系统设计提供参考.

高可靠微处理器结构与实现(英文)

文章介绍了抗单粒子翻转容错处理器NBHARK的结构与实现,采用了改进的优化奇权重列编码方法纠检寄存器文件的瞬时错误。提出了多种有效方法提高整个处理器可靠性,如三模冗余内部临时寄存器,三模冗余时钟,片上EDAC,奇偶校验,强制cache缺失等。该芯片在smic0.18μmCMOS工艺投片。辐射试验表明,粒子注入(>50,000)引起的单粒子翻转错误均成功纠正。试验采用252Cf辐射源,3.5uCi,以及43MeV.cm2/mg平均LET进行。

FPGA的空间容错技术研究

基于SRAM的FPGA对于空间粒子辐射非常敏感,很容易产生软故障,所以对基于FP-GA的电子系统采取容错措施以防止此类故障的出现非常重要。通过对敏感电路使用三模冗余(TMR)方法并利用FPGA的动态可重构特性,可以有效的增强FPGA的抗单粒子性能,解决FPGA对因空间粒子辐射而形成的软故障。

面向宇航应用的高性能多核处理器S698PM芯片的设计

综述了面向宇航应用的SPARC架构嵌入式处理器芯片的发展历程及技术产品,介绍了新一代SPARC架构多核处理器SOC芯片(S698PM芯片)的设计,阐述了其在性能优化和可靠性优化方面的设计方法。S698PM芯片架构采用SMP对称多处理架构,配置四核高性能SPARC V8处理器,具备二级缓存控制,数据吞吐能力大;芯片具备丰富的片上外设及宇航总线接口;支持多款嵌入式实时操作系统(EOS)。