一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.