高加速度载荷下三维堆叠封装冲击可靠性分析

随着微电子封装技术不断向高性能、高密度方向发展,系统级封装(System in Package,SiP)等先进封装技术也被应用于弹载微系统中。在高加速度冲击载荷作用下,互连层的失效成为影响微系统可靠性的重要因素。针对冲击方向对封装器件可靠性影响的问题,借助有限元软件LS-DYNA分析了三种冲击姿态下互连层的失效机理,并提出了相应的底填优化方案,能够较好地降低危险位置的受载水平。仿真结果表明:封装结构以垂直于冲击载荷方向布置时,互连层的冲击可靠性最高,基于边角冲击的底填优化方案能够显著提升互连层抗冲击性能,边沿填充方式使得互连层的等效塑性应变降低了90%以上。

三维叠层DRAM封装中硅通孔开路缺陷的模拟(英文)

采用硅通孔(TSV)技术的三维堆叠封装,是一种很有前途的解决方案,可提供微处理器低延迟,高带宽的DRAM通道。然而,在3D DRAM电路中,大量的TSV互连结构,很容易产生开路缺陷和耦合噪声,从而导致了新的测试挑战。通过大量的模拟研究,本文模拟了在三维DRAM电路的字线与位线中出现的TSV开路缺陷的故障行为,它作为有效测试和诊断这种缺陷方法的第一步。