三维CMOS集成电路技术研究

论述了三维集成电路(3D IC )的发展概况,介绍了近几年国外发展的各种三维集成电路技术,主要包括再结晶技术、埋层结构技术、选择性外延过生长技术和键合技术。并基于 SiGe 材料特性,提出了一种新型的 Si-SiGe 三维 CMOS 结构,即将第一层器件(Si nMOS)做在 SOI(Si on insulator)材料上,接着利用 SiO2/SiO2低温直接键合的方法形成第二层器件的有源层,然后做第二层器件(SiGe pMOS),最终形成完整的三维 CMOS结构。与目前所报道的 Si 基三维集成电路相比,该电路特性明显提高。

3D集成电路将如何实现?

三维集成电路的第一代商业应用,CMOS图像传感器和叠层存储器,将在完整的基础设施建立之前就开始。在第一部分,我们将回顾三维集成背后强大的推动因素以及支撑该技术的基础设施的现状,而在第二部分(下期),我们将探索一下三维集成电路技术的商业化。

3D-IC类同轴屏蔽型TSV的热力响应分析及结构优化

硅通孔(TSV)是解决三维集成电路(3D-IC)互连延迟问题的关键技术之一。TSV内部结构的变形失效,大多是由循环温度载荷产生的交变应力引起的。从信号完整性角度考虑,建立了接地TSV形状分别为圆柱形和椭圆柱形的类同轴屏蔽型TSV模型。基于最大Mises应力准则,对比分析了循环温度载荷对2种类同轴屏蔽型TSV热应力-应变的影响及最大应力点的主要失效形式。最后综合考虑TSV的几何参数对导体和凸块危险点Mises应力的影响,对椭圆柱形类同轴屏蔽型TSV结构进行多目标优化,将2种最优结构中2个危险点的Mises应力分别降低15.10%、17.18%和18.89%、6.74%。为提高TSV热可靠性的优化设计提供参考。

用于3D-ROM的Si薄膜二极管技术

3D-ROM存储器 在当今世界,微电子技术是发展最为迅猛的一门科学。微电子技术发展的目标是不断提高集成系统的性能和性能价格比,因此便要求提高芯片的集成度,降低成本。这是不断缩小半导体器件特征尺寸的动力源泉。Intel公司创始人之一的Gordon E.Moore 1965年预言,微电子器件的集成度每隔三年就会增加4倍。近四十年来微电子的发展状况证实了摩尔定律的准确性。

一种面向3D-IC中TSV阵列的动态双重自修复方法

硅通孔(TSV)是三维集成电路(3D-IC)的关键技术之一,缺陷TSV的片上自修复对于提升3D-IC的可靠性具有重要意义。针对现有片上缺陷TSV自修复方式对冗余TSV数量依赖性较高、可靠性较低等问题,提出了一种包含硬修复和软修复的双重自修复方法。该方法既可以对随机出现的缺陷TSV进行冗余TSV替换,从而实现硬修复;也可以在冗余TSV数量不足时,通过两种不同的软修复策略,对信号进行"并串-串并"转换,实现局部范围内的软修复。该方法能有效减少由大量冗余TSV造成的面积开销,降低缺陷TSV修复率对冗余TSV数量的依赖性,提高缺陷TSV的修复率和3D-IC的可靠性。

一种改进的穿硅电容三维互连技术

针对硅通孔(through-silicon via,TSV)背面通孔外露工艺复杂度与成本较高、易遗留工艺隐患的问题,提出一种改进的穿硅电容(through-silicon capacitor,TSC)三维互连技术。首先,介绍TSC结构特点与工艺制作方法。其次,通过电磁仿真分析TSC互连电容耦合特性,结合传统收发电路与HSPICE仿真验证TSC互连在高频信号传输应用中的可行性。分析与仿真结果显示:TSC省去TSV背面通孔外露工艺可进一步降低成本及复杂工艺引入的可靠性隐患。采用孔半径2.5μm、孔高50μm单根TSC通道可实现15 Gbps高频信号传输,功耗约为0.045 mW/Gbps。研究表明,TSC互连是一种高可靠、低成本的三维互连结构,为实现高频三维集成电路(3D IC)提供一种可行的互连技术方案。

一种面向三维众核微处理器的新型NoC拓扑结构

三维微处理器具有集成度高、全局互连线短及连接部件多的优势,但是传统的三维拓扑结构在大规模系统中无法充分利用垂直方向上低延时高带宽的特性,很难满足大规模众核微处理器低直径、高带宽、高扩展性的需求。针对三维NoC网络直径大、可扩展性要求高以及路由端口多的问题,提出了一种基于多级垂直域的三维拓扑结构—V-Spidergon,其在水平层上采用Spidergon结构,在垂直方向上采用多级垂直域扩展结构,域内及域间均实现全互连。实验数据表明,在8层、16层和32层堆叠下,V-Spidergon结构的延时较3D-Mesh分别降低15.1%、28.5%和55.7%,较NoC-Bus分别降低11.5%、32.7%和77.6%;在15%和100%负载率注入情形下,V-Spidergon的平均延时表现出与水平层数增加不相关的特性。

基于环形振荡器的TSV故障非接触测试方法

为避免传统的探针检测对硅通孔(TSV)造成损伤的风险,提出了一种非损伤的TSV测试方法。用TSV作为负载,通过环形振荡器测量振荡周期。TSV缺陷造成电阻电容参数的变化,导致振荡周期的变化。通过测量这些变化可以检测TSV故障,同时对TSV故障的不同位置引起的周期变化进行了研究与分析,利用最小二乘法拟合出通过周期来判断故障位置的曲线,同时提出预测模型推断故障电阻范围。测试结构是基于45 nm PTM COMS工艺的HSPICE进行设计与模拟,模拟结果表明,与同类方法相比,此方法在测试分辨故障的基础上对TSV不同位置的故障进行分析和判断,并能推断故障电阻范围。

微电子组(封)装技术的新发展

微组装技术的基础是SMT,实现了IC器件封装和板级电路组装这两个电路组装阶层之间技术上的融合,其发展方向是器件封装、组装与SMT自动化设备的紧密结合。微电子封装技术的基础是集成电路IC封装技术,发展方向是三维立体封装技术和微机电封装技术。重点论述了三维(3D)立体封装技术的最新发展,并介绍IC集成电路制造技术虚拟培训系统。

基于链式的信号转移冗余TSV方案

三维集成电路(3D IC)带来了诸多的益处,譬如高带宽,低功耗,外形尺寸小。基于硅通孔的三维集成得到了行业的广泛采用。然而,硅通孔的制造过程引入了新的缺陷机制。一个失效的硅通孔会使整个芯片失效,会极大地增加成本。增加冗余硅通孔修复失效硅通孔可能是最有效的提高良率的方法,但是却带来了面积成本。提出了一种基于链式的信号转移冗余方案,输入端从下一分组选择信号硅通孔传输信号。在基于概率模型下,提出的冗余结构良率可以达到99%,同时可以减少冗余TSV的数目。

基于数字图像的复合岩石试验与损伤模型研究

为研究层状复合岩石破坏过程和形态,采用相似理论制作出层状复合岩石相似模型,在单轴压缩条件下观测岩石的破坏特征,结合三维数字图像相关技术(3D digital image correlation,DIC)对试件的整体变形及破坏进行全过程的观测,得到复合岩石三维场的位移和应变,同时基于试件表面应变场的变化,建立了表面损伤程度与损伤因子D之间的量化关系,进而得到基于DIC表征的层状复合岩石损伤演化模型,研究结果表明:层状复合岩石的破坏形态与脆性岩石特征相似,以拉伸劈裂破坏和Y型剪切破坏为主;DIC试验记录的表面应变与损伤因子之间的量化关系可有效反映岩石破坏的全过程,以此为基础建立的损伤演化方程与实验数据拟合效果较好,证明了模型的合理性。

类同轴TSV的高频电学模型与分析

类同轴硅通孔(TSV)是射频三维(3D)集成电路(IC)中常用的垂直互连传输结构。针对该结构提出了一套通用的电阻-电感-电容-电导(RLCG)寄生参数计算公式,以及对应的高频等效电路模型。寄生参数是结构尺寸和材料特性的函数,可以方便地用于预测电学性能。使用三维全波仿真软件对所提出的模型进行了高达100 GHz的仿真验证,并分析了模型的散射参数与结构尺寸之间的关系。最后提出了特征阻抗的计算和优化方法,该方法可以为类同轴TSV的参数的确定提供参考。

TSV结构特征对微通道热沉性能的影响

硅通孔(Through Silicon Via, TSV)结合层间微通道冷却技术是解决高热流密度三维集成电路(Three-Dimensional Integrated Circuit, 3-D IC)散热问题的有效手段。基于数值模拟研究了多种TSV针肋截面形状以及纵横比的微通道流动换热过程,综合评价了TSV结构对流动换热性能的影响。结果表明,TSV针肋对于流场的扰动作用抑制了热边界层的发展,有效降低了芯片平均温度;针对顺排结构,纵横比为0.93的圆形截面TSV综合性能最优,综合性能评价因子(Performance Evaluation Criteria, PEC)为1.14;在错排结构中,纵横比为1.00的三角形截面TSV综合性能最优,PEC为1.24。研究结果为微通道热沉的设计制造提供了理论依据。

两层堆叠3D-IC层间液体冷却流动及换热特性

随着电路层的垂直堆叠,三维集成电路(3D-IC)的功耗密度成倍增加。具有良好散热能力的层间液体冷却是一种非常有效的方法。采用数值模拟的方法研究了雷诺数在150~900范围内面积为1cm^2,针肋直径为100μm,通道高为200μm,通道间距为200μm的带有层间顺排微针肋两层芯片堆叠3D-IC内流体流动与换热特性。结果表明:与相应尺寸的矩形通道结构相比,带有层间顺排微针肋液体冷却3D-IC具有良好的换热效果。在雷诺数为770时,芯片的功率高达250W,其体积热源相当于8.3kW/cm^3;较矩形结构通道,顺排微针肋结构的热源平均温度和热源最大温差只有46.34,13.96K,分别减小了13.26,21.34K。