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两相时钟方案
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作者 郑兆青 敖育红 +1 位作者 陈朝阳 沈绪榜 《半导体技术》 CAS CSCD 北大核心 2003年第9期65-68,共4页
选择时钟方案是同步时序集成电路设计的前提。本文阐述了两相时钟方案的规则,通过比较一相时钟与两相时钟方案,给出了两相时钟方案用于同步时序电路设计的优点。最后结合例子简要介绍了该方案在VERILOG HDL中的应用及其注意事项。
关键词 两相时钟 同步时序集成电路设计 锁存器 触发器 VERILOG-HDL
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一种MCU时钟系统的设计
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作者 朱良辰 胡越黎 冉峰 《电子技术应用》 北大核心 2003年第9期75-78,共4页
介绍了一个基于MCU内核的时钟系统的设计,给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟,利用静态锁存器保存动态信息,提供三种电源管理方式以适应低功耗应用。在上华(CSMC)0.6μm工艺库下,利用CadenceED... 介绍了一个基于MCU内核的时钟系统的设计,给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟,利用静态锁存器保存动态信息,提供三种电源管理方式以适应低功耗应用。在上华(CSMC)0.6μm工艺库下,利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。 展开更多
关键词 MCU 时钟系统 电路结构 微控制器 不重叠时钟 芯片
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DESIGN OF TWO-PHASE SINUSOIDAL POWER CLOCK AND CLOCKED TRANSMISSION GATE ADIABATIC LOGIC CIRCUIT 被引量:5
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作者 Wang Pengjun Yu Junjun 《Journal of Electronics(China)》 2007年第2期225-231,共7页
First the research is conducted on the design of the two-phase sinusoidal power clock gen- erator in this paper. Then the design of the new adiabatic logic circuit adopting the two-phase sinusoidal power clocks—Clock... First the research is conducted on the design of the two-phase sinusoidal power clock gen- erator in this paper. Then the design of the new adiabatic logic circuit adopting the two-phase sinusoidal power clocks—Clocked Transmission Gate Adiabatic Logic (CTGAL) circuit is presented. This circuit makes use of the clocked transmission gates to sample the input signals, then the output loads are charged and discharged in a fully adiabatic manner by using bootstrapped N-Channel Metal Oxide Semiconductor (NMOS) and Complementary Metal Oxide Semiconductor (CMOS) latch structure. Finally, with the parameters of Taiwan Semiconductor Manufacturing Company (TSMC) 0.25μm CMOS device, the transient energy consumption of CTGAL, Bootstrap Charge-Recovery Logic (BCRL) and Pass-transistor Adiabatic Logic (PAL) including their clock generators is simulated. The simula-tion result indicates that CTGAL circuit has the characteristic of remarkably low energy consumption. 展开更多
关键词 正弦功率时钟 时钟发生器 电路设计 钟控传输门绝热逻辑电路
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