飞兆半导体推出串化器/解串器(SerDes)装置

解决EMI和高速接口设计问题应用各种通信、计算。

面向高速PAM4有线收发机的自适应和低复杂度最大似然序列检测器

高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致.

超高清LED显示屏单卡网线控制系统设计

针对目前2×1 Gbit/s网络LED显示屏控制器带宽偏低的不足,设计了一种基于10 Gbit/s以太网IEEE 802.3an标准,采用双绞线作为传输媒质,传输距离达到100 m的超高清LED显示屏单卡网线控制系统。音视频采用HDMI 1.4a/DVI双输入,通讯采用10 GbE LAN/WAN PHY,信息处理采用了具有XAUI/SGMII接口的中高档现场可编程门阵列(FPGA),屏体显示分配采用了千兆网矩阵分流技术,从而实现单卡控制的LED显示屏4K2K、3D显示和音频同步播放。

基于Spartan-6的16路高速串行传输的设计与实现

高速串行传输的设计是FPGA设计的一个重要方面。在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法,SelectIO^(TM)接口技术给FPGA实现高速串行传输提供了良好的舞台,本文详细阐述了1:8 DDR模式下16路高速串行传输的实现,并通过了16路高速串行传输达到12.8Gbit/s传输速率的板级试验。

信息动态

飞兆半导体推出9种4脚微型扁平封装(MFP)产品。这些三端双向可控硅开关驱动器为设计人员带来三种峰值阻隔电压(250V、400V或600V)和三种触发电流(5A、10A或15mA)的选项,针对特定应用要求而选用。