基于多线耦合的互连串扰延时模型

随着半导体的生产技术进入纳米级,大规模集成电路(VLSI)的集成度不断被提高。由于互连线之间的间距被迅速缩少,故互连线的耦合串扰效应已经严重影响了VLSI的整体性能。首先,提出一个三线耦合的等效电路模型,该模型结合了耦合电容和互感电感;其次,在该等效电路模型的基础上,通过运用解耦技术和ABCD参数矩阵的方法构造一个精确计算三线耦合的互连串扰延时模型;此外,还对比和分析了双线耦合和三线耦合的延时性能;最后,研究互连间距对串扰延时的影响。实验数据结果显示,采用非并行布线规则和增大互连间距均能有效降低串扰延时,提出的多根互连线的串扰延时模型和Spice仿真结果保持了高度的一致性。

基于串扰延时查找表的静态时序分析方法

提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时库的查找表法进行分析计算,得到精确的串扰延时值.实验结果表明,采用本文提出的基于串扰延时查找表的静态时序分析方法所留裕量在7.24%~37.70%之间,为业界可接受范围内.