基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化

串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。

高速PCB设计中GHz串行信号的完整性分析与仿真

文章针对信号频率超过GHz的高速串行信号带来的新的信号完整性问题,如:趋肤效应、介质损耗、码间串扰等进行了详细的分析;研究了这些信号完整性问题对于SI仿真的影响;给出解决GHz信号完整性问题的方案,并验证了方案的有效性。

带有视频图像处理功能的一体化LED显示屏控制器

带有视频图像处理功能的一体化LED显示屏控制器,它打破了传统的LED显示屏控制器配搭昂贵的视频处理器这种分离的应用模式,将专业级视频处理器芯片直接嵌入LED显示屏发送器中,以低成本方式实现了高清视频处理和音/视频播放两者的合成,显著提升了LED显示屏控制系统的显示质量、效果、功能和可靠性。

推动串行互连革命

串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用使用其他总线格式.这使得将SerDes技术设计到这些系统中变得很困难.本文概述了SerDes的体系结构,并且显示说明某一个体系结构如何特别适用于电信信号处理系统.

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.

一种用于SerDes系统的自适应锁相环设计

根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电,输出时钟频率范围为400~2000 MHz,适用于0.8~4 Gbit/s传输速率的Ser Des。样品电路测试表明,输出时钟频率为2GHz时,时钟均方根抖动为1.68ps,功耗为14m W,芯片面积为0.0704mm2。

面向100 Gbps网络应用的RISC-V CPU设计与实现

RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景.

基于LVDS技术的远端数据传输系统实现

分析了用于高速数据传输的LVDS技术以及该技术常用的接口电路-串行器/解串器MAX9205/MAX9206的工作原理和工作模式。给出了MAX9205和MAX9206在系统中的具体应用电路连接方法,同时分析了这两个器件在应用中应该注意的主要问题。

基于SERDES的雷达数据高速传输的实现与应用

针对宽带高速数据传输需求,提出了一种利用FPGA内部Select IO资源实现SERDES高速传输的解决方法。通过对OSERDES和ISERDES原语的使用来实现对数据的并串转换和串并转换。在实际工程应用中实现了对32个通路、每路400 Mb/s的稳定传输,验证了系统的有效性与可靠性,满足了项目需求。该设计易于移植,对于高速、多路数据传输系统的设计具有一定参考意义。

面向高速云端设备的10.3125Gbps Serdes IP

Ser Des作为光纤通信系统的物理层,主要完成对光纤中传输的数据进行并行化处理和解串的功能,对整个通信系统的性能有很大影响。本文介绍10.3125Gbps Ser Des的电路结构,对高速串行接口技术进行了研究。提出了一种基于Jitter Clean锁相环结构的Ser Des设计方案,并重点研究了Ser Des核心部分如低噪声锁相环、复合式驱动器、判决反馈均衡器等设计。Ser Des IP的发射端与接收端设计了内建自测试电路能够更容易地对芯片进行功能验证,并有效检测到Ser Des内部重要模块的工作情况。锁相环是Ser Des中的重要模块,主要作用是产生片内高速时钟,将低速并行数据串化为高速串行数据,同时也可以为接收链路中的时钟数据恢复电路提供参考时钟。设计了10.3125GHz低噪声锁相环适用于10.3125Gbps Ser Des,设计中锁相环采用对电源的噪声有极高抑制且产生极低抖动的电压控制振荡器。设计采用复合式结构驱动器,在考虑速度、功耗的前提下,通过设计结合CML和VML实现操作速度在10.3125Gbps。最后,采用UMC 40nm LP 1P8M低功耗CMOS工艺实现了Ser Des芯片的版图设计并流片,Serdes IP的面积为1.08*0.74mm2,经过对封装后的Ser Des芯片进行测试,证明了该芯片能够实现内建自测试及数据传输功能。本文的目标为设计一款符合IEEE802.3 10GBASE-Kr协议的Serdes。采用1.1V、2.5V双电源电压设计了一个多速率的Ser Des发送模块,该设计可以支持1.25、2.5、5、10.3125Gbps等速率。对Ser Des电路高速差分信号的抖动、误码率和眼图各方面进行有效的功能验证和测试是非常必要的。在最快速率的10.3125Gbps模式下,单端输出波形眼图的睁开的幅度有525m V,而总体抖动只有16.34ps,10.3125Gbps速率下误码率低于10-12,动态功耗为150m W。

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。