并行转串行LVDS长线接口设计

随着测试系统功能的复杂化,传统的并行总线已不能满足系统高速数据传输的需要,成为影响系统性能的主要瓶颈。低电压差分信号传输技术的出现为解决数据传输瓶颈问题提供了可能。LVDS信号摆幅低,能提高传输速度、减小功耗;LVDS以差分形式传输信号,具有低噪声和低电磁干扰等优点。主要讨论了:使用LVDS和FPGA芯片,如何设计并实现数据并行到串行的转化。

一种优化BITONIC算法:“并行-优化-串行”合并和分类向量算法

串行算法并行化是发挥各种巨型机的效率的关键技术之一 .“并行 -优化 -串行”归并向量算法 ( POSVM) ,是一种串行算法并行化的优化方法 .它用 O( N / p )时间把总长为 N的两个有序序列归并或把总长为 N的一个Bitonic序列排序 .“并行 -优化 -串行”排序向量算法 ( POSVS)用 O( ( N log N) / p)时间在实际 SIMD机上把 N个数排序 .这些是第 1个满足以下两个条件的向量 Optimal算法 (加速比 =O( p ) ) .1它能在实际 SIMD计算机上实现 .处理机的台数 p的范围很宽 1≤ p≤ N 1-ε,这里 ,ε是任意的小的正数 .2它统一了 3种不同类的合并算法 :Batcher的 Bitonic算法 (最快但效率随参数变大而趋向于 0 )、优化 ( Optimal)算法 (效率为常数的算法 )和最佳的串行算法 .而且也综合了 3个算法的优点 .“并行 -优化 -串行”( POS)方法是一个通用方法 。

基于SY100E445的4位串行/并行转换器设计

SY100E445是MICREL公司生产的完整4位串行/并行数据转换器。它可支持高达2.5Gb/s以上速率的NRZ数据流操作 ,而且操作十分简单 ,使用非常方便。可广泛应用于需要高速数据串行/并行转换的应用场合。文中介绍了SY100E445的主要特点、引脚功能和内部结构 。

串行和并行矿柱破坏机理的三维数值模拟研究

深部复杂高应力环境下,多矿柱系统的破坏问题影响因素多,破坏过程更加复杂,了解矿柱体系的破坏规律、机理及其影响因素,有助于开采策略的优化和开采活动的安全进行。本文通过RFPA3D三维数值模拟,分析了串行和并行矿柱在不同的情况下的损伤演化过程和破坏机理,通过对串行和并行矿柱破坏过程完整的应力-应变曲线、声发射数-应变曲线和声发射能量-应变曲线的研究,分析了矿柱的刚度和高宽比矿柱的影响以及矿柱间的相互作用。结果表明,串行和并行矿柱的损伤演化和破坏机理与其弹性模量、高宽比密切相关。研究结论对于矿柱的破坏机理的理解以及矿柱设计具有重要意义。

串行算法并行化处理的数学模型与算法描述

并行计算是指同时使用多种计算资源解决计算问题的过程,节省了大量计算时间,极大地提高计算效率。目前各领域大量的串行程序已经相当成熟,所以如何通过一种转换,将现有大量的串行程序转化成并行程序,是提高程序运行速度的突破口。为了将串行程序并行化,以提高程序的运行效率,充分利用已经非常成熟的大量串行程序,文中从图论出发,建立并讨论了串行算法并行化的三个数学模型:有向带权图模型、集合划分模型、标记AVL树模型。通过这些数学模型,基于图论的思想方法,文中讨论了串行算法并行化的可行性,并提出了串行程序并行化的算法思想。

12位4通道并行/串行模/数转换芯片ADS7824的原理及应用

ADS7824是美国BB公司生产的12位开关电容式逐次逼近型模/数转换芯片。它具有与CPU的并行/串行接口 ,功耗低 ,片上资源丰富 ,接口灵活等特点。文中详细介绍了ADS7824的工作原理、引脚定义、工作时序及在并行/串行模式下与8051单片机的接口电路及部分读写程序。

基于串行FastLSA的并行算法

提出了一种基于串行FastLSA算法的两个序列比对的并行算法。主要是对海量级的序列比对,目的是减少串行FastLSA算法的时间和空间的复杂度。实验结果表明该算法完全可以并行化,而且空间复杂度降到线性空间。

基于LFSR具有并行与串行结果一致的随机数生成算法

随着信息技术的快速发展,随机数的应用越来越广泛,快速产生海量随机数的需求日益增长。针对这一问题,在基于线性反馈移位寄存器产生伪随机数的理论基础上,利用采样定理提出了一种适用于多核处理器的新伪随机数生成算法。新算法在并行运行时与经典串行算法产生一致的随机数,不仅提高了效率,而且保持了通用性。通过理论分析和实验验证,证明了该新算法具有较好的加速比,具有重要的理论和工程实际意义。

基于VHDL的并行到串行转换器算法模型

以并行到串行转换器为例介绍一种建立器件算法模型的方法。该方法利用进程模型图给出器件行为级的结构体的图形表示,从而可实现自然语言描述到VHDL算法模型的映射。从本文可以得出,进程模型图可以清晰表示行为域中算法级模型的结构,利用这种方法可产生易于理解的、全面的算法模型。

正态分布随机Petri网的串并行结构化简

基于正态分布随机Petri网的串行和并行两种基本结构的化简开展研究,推导出在正态分布广义随机Petri网中化简串行模型的等价理论公式,即合成执行时间为各个变迁的执行时间之和,仍服从正态分布,并且合成均值等于所有变迁执行时间的均值之和,合成标准偏差等于所有变迁执行时间标准偏差的方和根。还提出了并行模型的模拟仿真计算方法,分析了两个并行变迁独立不同分布时的情况,并给出了近似估算公式,在公式中,均值较大的变迁权重较大。

针对子程序结构的线程级推测并行性分析

线程级推测技术为开发更多的线程级并行性,充分利用多核加速传统上难以手工或自动并行化的串行程序提供可行的技术途径.然而,这种技术的性能严重地依赖于线程划分方案.有研究表明,仅推测执行循环所产生的并行性是不够的,但推测执行子程序结构比循环结构要难.本文提出寻找适于推测并行执行的子程序结构的基本判定依据;通过运行由Simplescalar工具集改造得到的动态剖析工具ProRV、ProFun和SPEC CPU2000基准测试程序,我们对子程序结构线程化推测执行的适合性进行详细分析,给出具有指导意义的实验分析方法和实验数据.我们发现:1无返回值的子程序结构占据程序整体执行时间的大约40%;返回稀疏整型的子程序结构占据了程序整体执行时间的大约10%,对其返回值的预测成功率在70%左右.对于其他返回值类型的子程序结构,由于对其返回值的预测成功率过低,我们认为不适合作为线程划分的对象.2简单的last-value的值预测方案对于返回值的预测是简单而且足够有效的.3访存数据依赖普遍存在于子程序与其后继代码之间,显式同步机制对于针对子程序结构的线程级推测是必要的.

基于SST串行闪存小体积的数据采集系统的设计与实现

针对现在某些环境中要求采集系统小体积的情况,提出了一种基于串行闪存数字采集系统的设计及其具体的实现方法,根据系统的设计要求,用CPLD控制A/D,并把A/D的并行数据转化成串行数据存储到闪存中,最后通过计算机和VisualBasic语言编写的软件将闪存中的数据读取到计算机中,同时将闪存中的数据擦除,以便进行下一次存储等。经测试,该系统的最高采样频率为250 kHz/S,能够很好地完成一般低频信号的采集工作。

基于TD-SCDMA的串行混合的多用户检测方法

TD-SCDMA采用多用户检测的方法来解决多址干扰问题。本文着重分析了串行干扰消除和并行干扰消除两种方法及其优缺点。在此基础上，扬长避短，采用串行干扰消除和并行干扰消除结合的方法，仿真显示该方法可以在一定程度上改善误码率性能、时延性能以及降低检测器结构复杂度。

FJRR:一种基于阵列型数据划分应用的并行设计模式

并行设计模式能够降低并行编程的难度与复杂度。针对科学与工程计算领域大量耗时的数据密集型应用的计算,提出了一种能够适用于阵列数据划分应用的FJRR并行设计模式;鉴于开发者更习惯串行编程,在FJRR模式中提出并实现了一种类串行化并行程序设计的思想。通过两个示例进行了模式应用说明与性能分析,并将该模式在EasyPAB可扩展并行应用开发平台中实例化并应用。

串行程序的任务DAG图构造算法

任务DAG图是刻画程序中各任务间依赖关系的一种手段,DAG图上除了标有任务间的依赖关系,还记录了各任务的计算量和任务之间的通信量,这些信息共同构成了任务调度的依据,国内外有许多基于任务DAG图的调度算法研究,但通过分析串行程序的相关性来构造任务DAG图的研究却不多见.分析了串行程序中存在的数据相关性和控制相关性,就程序中的顺序,分支,循环三种基本结构进行分别讨论,提出了一种串行程序任务DAG图的构造算法.

基于标签相关性的预测调整算法

多标签学习已成功应用于文本分类、图像识别等各个领域。流行的技术包括提取标签特定特征、利用标签相关性等。提出带有标签相关性的预测调整算法PALC(Prediction adjusting with label correlation)将标签相关性融入串行并行神经网络。一方面,采用新颖的、更有效的串行并行神经网络架构来替代常见的显式特征提取或压缩感知方法;另一方面,考虑用固有的标签矩阵内的相关性来计算相关性矩阵,并以流形正则的方式优化分类器。对10个基准数据集与7种流行算法进行比较,结果表明PALC在3大排名指标下均有优势。

无源光接入网络中前向纠错编码技术

无源光接入网络在进行数据通信时容易受到色散、失真等现象的扰动,导致网络性能下降,以往的纠错编码方法均不能很好地解决该种问题。因此,研究无源光接入网络中前向纠错编码技术,提出串行、并行两种编码方法,编码类型选用低密度奇偶校验码。串行编码方法用于对抗大幅度网络干扰,采用递推串行编码将多个周期的编码工作融合在一个周期内,改进了传统串行编码效率低、约束条件多的缺点。并行编码用于对抗小幅度网络干扰,根据编码校验位与通信数据间的线性关系,并进行8个周期的编码工作,以保障网络服务体验。实验结果显示,前向纠错编码技术能够大力缩减无源光接入网络的通信误码率,提高了信噪比。

Turbo乘积码的两种迭代译码器的比较

提出了Turbo乘积码的并行迭代译码原理,对比分析了一种新的并行迭代译码器和传统的串行译码器,给出了以扩展汉明码(32,26,4)、(64,57,4)为子码的二维Turbo乘积码(32,26,4)2、(64,57,4)2在通过两种不同的译码器时的仿真结果。仿真结果表明,采取并行迭代译码器,在保持同样的译码性能的同时降低了译码延时。

FPGA的汉明码数据传输系统的设计

为提高数据传输系统的通信准确度,提出了一种基于FPGA的并行、串行数据相互转换的汉明码数据传输系统.系统的数据发送部分对并行的原始数据进行汉明编码,PDU格式生成,以及数据并串转换的处理.通过一对I/O端口发送和接受串行数据.数据接收部分将接收到的串行数据转换成并行数据;确认得到一组完整的PDU格式数据后,如果有必要,对其进行汉明解码纠错,得到正确的原始数据.利用了Simulink分别对未采用汉明码和采用汉明码的系统进行通信仿真.仿真结果表明:采用汉明码可以降低系统9%的错误比例.