安捷伦完成对其PCI Express串行解串器内核的验证工作

安捷伦科技公司日前宣布完成了其对采用硅芯片制成的高性能PCI Express串行解串器(SerDes)内核的验证工作。PCI Express是一种符合行业标准的高性能I／O互连规范，其性能是上一代PCI—X互连的两倍。安捷伦新推出的PCI Express SerDes内核已针对存储和网络交换芯片及PC核心逻辑芯片组的应用进行了优化。

高速串行数据接收器专用集成电路的可测性设计

本文为了解决高速串行数据接收器专用集成电路的测试难题,提出了针对该高速工作的集成电路的测试方案,并设计了可行的测试电路。通过添加测试引脚、设计专用测试模式,内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。

基于JESD204B协议高速并行8bit/10bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。

基于FPGA的超高速CameraLink图像传输

基于现场可编程门阵列(FPGA)XC6LX100T设计了两套CameraLink接口传输的硬件平台,提出在实验中结合使用片上调试工具Chipscope和同步发生源模块用于精确测量FPGA中的传输误码的方法,详细对比了基于FPGA设计的CameraLink接口与DS90CR287、DS90CR288A的传输效果。结果表明:相对现今主流CameraLink接口电路,本文使用低压差分对代替大量并行数据线,最高可支持154 MHz像素时钟,单个CameraLink接口的传输速率可达4.31Gbit/s,突破了串并转换芯片传输速率的瓶颈,FPGA直接输出的CameraLink数据可以驱动6m的CameraLink传输线,图像可长时间正常无误显示,设计的系统可应用于各种基于CameraLink接口的传输系统。

机载高速电子存储器的研究和设计

随着航空电子技术的发展,大容量存储组件成为航空设备中必不可少的部分,固态存储器成为多种存储技术中的首选。本文将NAND闪存应用于航空存储组件的设计,对设计中的若干关键问题进行了探讨,通过采用高速串行通信技术,既可以提高存储组件的接口速率,又可以简化系统设计。同时在方案讨论的基础上论述了一个高速闪存存储组件的实现。

基于系数可调FFE的10Gb/s发送端的设计

采用SMIC 40nm CMOS工艺,设计了一种工作在10Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模块搭建,降低了功耗,并通过设计使采样时钟位于输入的最佳采样点,抑制了毛刺的产生。FFE均衡器采用结构简单的TSPC类型D触发器、低功耗的选择器和系数可调节抽头加法电路,使信号达到均衡效果,补偿信道的衰减。仿真结果显示,电路稳定工作于10Gb/s,在1.1V电源电压下功耗仅为30mW。

基于STM-4的SDH背板总线的研究与设计

研究了STM-4的SDH光传输设备的背板总线内容,针对SDH背板总线最核心的业务总线,提供了LVD SSerDes和CML SerDes这两种设计方案,并给出了初步设计参考图。

DS92LV18在光纤数据传输设计中若干问题的研究

DS92LV18是集串行编码器和解码器于一体的高性能串行解串器,是光纤数据传输设计中的理想器件,笔者以自身的设计体验,对该芯片在光纤数据传输设计中应该注意的问题进行了深入的研究,并给出了相应的解决方案。

基于通用异步收发器的高速SerDes测试

提出了一种基于通用异步收发器(UART)的高速串行解串器(SerDes)的调试方法。由于SerDes在封装过程中管脚数量有限,难以把物理层(PHY)的测试点全部引出作为测试芯片的管脚。为了解决此问题,引入了UART模块作为PHY与外界通信的转换模块。针对待测的SerDes IP制定测试方案,此方案将UART等模块与待测IP级联,并通过UART模块将SerDes调试所需的配置参数传输到PHY的控制寄存器,从而在控制寄存器的控制下完成对PHY内部寄存器的读写操作。在1.25 Gbit/s、20 bit的工作模式下,完成对SerDes误码率的测试,实现了对SerDes芯片参数的动态调试,大大减少了测试复杂度和测试时间。

基于FPGA的喷绘机高速光纤通信系统设计与实现

为解决喷绘机打印数据实时传输问题,将以现场可编程门阵列(FPGA)和串行解串器为基础的高速光纤通信技术应用到打印数据的通讯中。系统中FPGA用于实现通讯数据的存取、8B/10B编解码和CRC校验的功能;串行解串器实现了并/串和串/并转换及锁相功能;光收发一体模块实现了电光转换和光电转换。该光纤通信系统在喷绘机上进行了实际打印试验,应用结果表明系统在300 Mbps通信带宽下能够稳定传输,在120小时的连续测试过程中没有出现打图错误现象。实现了高可靠性、长距离、高速数据传输的功能。

综合通信导航识别系统的高速数字传输交换阵列

综合模块化航空电子(IMA)是当前机载航空电子体系结构发展的最高阶段,对高速数字传输交换阵列在其中的位置和作用、及相关的关键技术进行了讨论,最后提出了一种高速数字传输交换阵列的实现方案,测试结果表明,该方案实现了稳定可靠的数据传输和交换。

基于LVDS的高速数据交换引擎IP核设计

设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s).

一种电子流媒体后视镜方案关键技术及实现

文章结合在电子流媒体后视镜开发实践上的经验,分析了物理后视镜的各种弊端,同时也指出了后装流媒体后视镜存在的图像变形严重、失真度高、图像画面延时过大存在安全隐患的问题,详细介绍了前装流媒体后视镜支持宽动态、高帧率、高分辨率的摄像头设计和具备电子防眩目功能的内后视镜主控板硬件系统设计,详细论述了流媒体后视镜系统开机及后视摄像头图像实时性、电子防眩目功能控制、智能调节后视视频图像显示区域范围、失效模式控制等关键技术,总结了整个前装流媒体后视镜的实际设计思路。

一种基于ATE的SerDes物理层测试方法

串行传输技术特别是串行解串器(SerDes)能提供比并行传输技术更高的带宽,被广泛应用于嵌入式高速传输领域。SerDes物理层的测试需要设备的带宽大于信号速率,测试指标高且测试端口接入会对信号产生影响。大多数厂商采用仪器仪表与评估板来评估待测器件(DUT)的方式效率低下,只适用于产品评估阶段。基于自动测试设备(ATE)与可测性设计(DFT)相结合的方式,采用高速串行接口源同步测试技术、测试通路校准与补偿等技术,对SerDes产品的功能、发送和接收端参数进行全面的测试,实现高速接口的快速准确测试,并可适用于其他同类SerDes芯片测试。

A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes

This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further through adopting the full custom design method.The proposed word aligner has fabricated in 0.18μm CMOS technology with total area of 1.075 ×0.775mm^2￣ including I/O pad.Measurement results show that this circuit achieves the maximum data rate of 14.5Gb/s,while consuming a total power of 34.9mW from a 1.8V supply.