全流水线结构双精度浮点乘加单元的设计

提出了一种支持非规格化数的全流水线结构双精度浮点乘加单元(Multiply-Add-Fused Unit,MAF,A×C+B).该乘加单元并行处理了主加法和舍入操作,解决了进位保存形式的乘法结果带来的一位误差,改进了规格化移位以便于流水线的划分.整个乘加单元划分为三级流水线,在0.13μm CMOS标准单元库中,综合结果支持333 MHz的时钟频率.

溢出并行检测低功耗饱和乘加单元的研究与实现

提出了一种溢出并行检测的低功耗饱和乘加单元的新结构,并采用0．35μm CMOS工艺实现了该结构．采用这种结构 的MAC单元,不再需要额外地执行特殊的溢出检测指令,减少了取指译码的功耗开销．该结构通过专门的溢出检测单元来并 行检测计算溢出的情况,一旦检测到结果溢出,就立即停止最后一级的串行加法运算过程,采取饱和操作,把结果置成正的最大 值,保证以后无用的计算不要继续进行,降低了计算功耗．实验结果表明,同传统的MAC单元相比,计算溢出之后不但不用执 行专门的饱和溢出指令,提高了MAC单元的运算速度,而且可以节省10％-20％的功耗．

一种用于ARM处理器的增强DSP乘加单元

介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这种乘加单元与传统的单指令单数据(SISD)结构相比在周期数上有明显的减小。尤其对于16位乘加及16位复数乘法,其所需周期数分别只有ARM1022E的1/4和1/3。0.35mm的标准单元库实现表明该乘加单元可以工作在120MHz,使得其非常适合数字信号处理的应用。