基于乘法器复用的信道化接收机的设计与应用

针对广播频段信道数量较多、信道带宽较窄的场景,给出一种基于乘法器复用的信道化接收机的高效FPGA实现方案,并详细说明了信道化处理模块。方案采用流水线结构,复用较少的乘法器,完成所有信道的信道化处理,解决了信道数量众多时乘法器使用过多的问题。不仅能够保证处理的实时性,还大大减少了信道化接收算法硬件实现中的关键资源。最后通过硬件仿真,验证了该信道化处理模块仅需要复用8个复数乘法器IP核即可完成128个信道的多相滤波。例化并使用2个信道化处理模块即可完成广播频段的信道化处理,并运行在102.4 MHz的系统时钟频率下。

乘法器复用技术在滑窗FIR滤波处理中的运用

随着超大规模集成电路的飞速发展,FPGA集成的硬件乘法器越来越多,内核时钟越来越快,使得FPGA在实时信号处理中得到广泛应用。介绍了FIR滤波运算的原理与硬件处理结构,通过乘法器的复用技术,解决了实现滑窗FIR滤波处理时,FPGA内部乘法器的高速运算与外部慢速数据率之间的矛盾。

基于时分复用乘法器的FIR数字滤波器的设计

数字滤波器有软件和硬件实现两种方法 ,主要讨论了时分复用乘法器的硬件方式 ,基于CPLD实现数字滤波器 ,并以一个 17阶的FIR低通数字滤波器为例说明了该数字滤波器的实现及仿真过程。

MCMA盲均衡算法的FPGA高效实现

修正恒模算法(MCMA)是一种有效的针对QPSK信号盲均衡算法。在Artix-7系列的XC7A200T-2SBG484芯片上,采用流水线结构,结合高时钟以及乘法器复用等方式,实现MCMA盲均衡算法;分析验证步长参数与算法性能的制约关系,选出最优化的步长参数。在保证算法误码性能和收敛速度的前提下,有效降低了算法实现复杂度,使用较少的硬件资源达到了理想的均衡效果。在此基础上,应用试飞采集数据于均衡器,验证结果表明,该均衡器在占用较少硬件资源的条件下性能优良,接收端的解调信噪比降低4 dB。

改进的多路基-2^4 FFT处理器设计

给出一种改进的基-24频域抽取FFT算法,基于该算法和SDF结构,提出改进的多路基-24 FFT处理器结构,通过复用常复系数乘法器,减少硬件消耗并维持吞吐率不变。基于改进结构设计2路256点FFT处理器,在SMIC 0.13μm工艺下综合、布局和布线后的版图核心面积为1.12 mm2,最高工作频率为100 MHz。

Low-complexity multiplexer-based normal basis multiplier over GF（2^m）

We present a new normal basis multiplication scheme using a multiplexer-based algorithm. In this algorithm, the proposed multiplier processes in parallel and has a multiplexer-based structure that uses MUX and XOR gates instead of AND and XOR gates. We show that our multiplier for type-1 and type-2 normal bases saves about 8% and 16%, respectively, in space complexity as compared to existing normal basis multipliers. Finally, the proposed architecture has regular and modular con-figurations and is well suited to VLSI implementations.