基于虚源的延时乘累加波束形成算法

为了提高超声虚源次序波束形成的成像分辨率,提出一种基于虚源的延时乘累加波束形成算法,即VS-DMAS(delay multiply and sum beamforming based on virtual source)算法.该算法将DMAS的思想引入虚源次序波束形成的第二阶段,利用DMAS算法中相乘耦合运算的特点,充分考虑信号之间的相干性,以抑制低回声区域伪影的产生,提高超声成像的分辨率和对比度.对该算法进行了点目标仿体仿真以及实体数据成像实验.结果表明,相较于常规的聚焦方式,VS-DMAS算法具有更低的旁瓣和更窄的主瓣,能够更好地将点目标从背景噪声中分离出来,随着深度的增加,依然有着较高的成像分辨率.且随着算法中p值适当增大,成像分辨率和对比度均有一定的提升.

基于高精度乘累加的LU分解加速器的设计

本文首先分析LU分解中舍入误差的积累过程,建立精度损失与矩阵规模的关系模型来预测大规模LU分解的精度;然后,根据定点加法的简单、快速、无精度损失的特点,设计高精度乘累加器(HPMAcc),并基于此实现一个细粒度并行LU分解加速器。实验结果表明,和高精度软件库QD或MPFR相比,4PE结构的LU分解加速器能够取得100倍的加速比,同时取得90多位的计算精度。

乘累加运算器的高性能解决方案

在设计数字信号处理器时我们经常要设计高性能的乘累加运算器。文章详细分析了乘累加运算器的结构,提出了其高性能设计方案并采用标准单元进行了实现,同时提出了DCT运算单元的高性能解决方案。

异步子字并行乘累加单元的设计与实现

异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。

一种低延迟高吞吐率的浮点整型乘累加单元

针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题,提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元,可兼容双精度浮点、双单精度浮点以及32位有符号数,且能对后置模块进行操作数隔离与门控时钟的低功耗处理。在Viterx-4平台上实验结果表明,该结构具有高性能、低延迟、单周期完成数据吞吐等特点,与使用Xilinx浮点IP的设计面积相比,时间积减少30%以上。

浮点乘累加处理单元的FPGA实现

稀疏矩阵向量乘(Sparse M atrix-VectorMu ltip ly,SMVM),形如Ab=x,在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。在基于FPGA实现的SMVM系统中,其底层基本处理单元(Processing E lem ent,PE)的主要功能,是对单精度浮点输入进行乘累加运算。本文针对SMVM算法的特点,提出浮点乘累加PE的设计方案,并在V irtex4LX60上加以实现,工作频率达到123.6MHz。

FPGA中适用于低位宽乘累加的DSP块

Xilinx和Intel生产的许多先进现场可编程门阵列(Field Programmable Gate Array,FPGA)中,通常采用具有较高的固定位宽乘法器的数字信号处理(Digital Signal Processing,DSP)模块,它们往往不能高效支持低位宽乘累加(Multiply Accumulate,MAC)运算.为解决这一问题,本文提出一种支持低位宽乘累加的新DSP块,在实现Xilinx DSP48E1功能的基础上,通过数据移位、乘法器拆分与后置加法器单指令流多数据流(Single Instruction Multiple Data,SIMD)功能的配合,可以并行实现2个8-bit乘累加或2对共享乘数的4-bit乘累加,同时留出足够的保护位防止溢出.其中,乘法器拆分可减少部分积压缩时间,而新功能提高了DSP块利用率,从而使计算多个低位宽乘累加时所需DSP块数目变少,总使用面积减少.实验结果表明:与实现DSP48E1功能的基础DSP相比,新DSP计算速度提升了9%,当实现2倍数目的8-bit乘累加和实现4倍数目的共享乘数的4-bit乘累加时,DSP块使用总面积均减少40.8%,而单个DSP块面积增加18%.与其他文献中支持低位宽乘累加的DSP块相比,新DSP块对于4-bit乘累加的支持进一步增强,且改进方法更适应Xilinx DSP块的功能特点.

BP神经网络图像压缩算法乘累加单元的FPGA设计

提出一种基于三层前馈BP神经网络实现图像压缩算法的方案,该方案采用可重载IP核和VHDL代码相结合的设计方式。对方案中重要单元-乘累加单元进行了FPGA设计,该模块设计采用流水线处理方式,增大了数据吞吐量,减小了系统延时,提高了时钟频率,并完成了该单元的行为级功能仿真。仿真结果验证了FPGA设计的可行性。

基于多线接收的延时乘累加超声波束形成算法

基于超声成像对于高帧频的需求特性,提出了一种基于多线接收的延时乘累加(multi-line acquisition delay multiply and sum, MLADMAS)超声波束形成算法.该算法首先借助于多线接收技术,由一条传输线得到多条合成传输线,再利用复杂度更低的延时乘累加算法,并行进行波束形成操作,以得到多条接收线输出结果.仿真实验结果表明,与传统的延时叠加算法相比,MLADMAS算法能在将帧频提高两倍的同时,得到质量更好的图像,其评价指标FWHM,PSL和CR分别提高了28.49 %,26.29 %,26.06 %.当使用幅度变迹时,MLADMAS算法的性能进一步改善.

基于高性能浮点乘累加器的浮点协处理器设计

复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力、减少硬件开销等关键技术。实验结果显示向量浮点协处理器运算周期减少40%以上。

高性能图像匹配电路乘累加性能分析

基于归一化互相关的图像匹配在导航制导和模式识别中应用广泛,由于计算量大,应用中通常采用硬件实现.对级联乘累加和并发自累加两种典型结构电路的计算时间性能和资源利用率作了对比分析,从而明确了如何根据具体的匹配尺寸择优选取一种电路完成计算,以获得更好的实时性能和更好的资源利用率,最后从数据复用的角度对存储模型作了说明,并给出了计算核的带宽计算方法.

系统中浮点乘累加PE的设计与实现

稀疏矩阵向量乘(Sparse Matrix-Vector Multiply,SMVM),形如Ab=x,在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。稀疏矩阵中非零元素的稀疏性,使得在微处理器上实现该类运算时,存在Cache缺失率高等问题,导致性能并不理想。针对该问题提出了基于FPGA实现SMVM运算系统的新思路,对系统功能进行了软硬件划分,并完成了系统中硬件浮点乘累加处理单元(ProcessingElement,PE)的设计与实现。目标器件为Virtex4LX60,工作频率达到123.6MHz。

一种旨在优化速度的多功能乘累加器设计

介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。

新型的DSP处理器高速低功耗多功能乘累加单元(英文)

介绍了一种采用新型结构的应用于DSP处理器的多功能高速低功耗乘累加单元(MAC)。该设计采用了异步互锁流水线技术,极大的降低了功耗。在整个设计的关键路径即部分积产生和生成部分采用的互补部分积字校正(CPPWC)和三维压缩法(TDM)很好的优化了设计,提高了速度。嵌入该乘累加单元的DSP处理器采用SMIC0.18CMOS工艺进行了流片。经测试,该设计优于采用传统结构的同类设计,其时延为3.34ns,功耗为13.9247mW。

基于加权因子的双重延时乘累加波束形成算法

针对超声成像中双重延时乘累加算法不适用于高噪声环境的问题,提出一种基于均值-标准差加权因子的双重延时乘累加算法,即RD-DMAS算法.该加权因子对解决高噪声带来的图像斑点问题具有显著效果,而双重延时乘累加波束形成算法能大幅提高超声成像分辨率,使所提算法能得到高分辨率和高对比度的重建图像.对该算法在点散射目标仿体、囊肿仿体和噪声环境下进行了仿真,结果表明,RD-DMAS算法有最小旁瓣以及较窄的主瓣.DAS,DMAS,DS-DMAS,RD-DMAS算法的对比度(CR)分别为9.72,11.72,13.28和19.86.不管环境中是否有噪声,RD-DMAS算法的成像效果都是最好的.

一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)

乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.

最小方差的延时乘累加医学超声波束形成算法

针对超声信号高度相关性的特点,提出了一种最小方差的延时乘累加波束形成(MVDMAS)算法.首先,该算法利用最小方差波束形成的思想,计算接收回波信号的权值,用来降低回波信号的旁瓣;然后,对加权处理后的回波信号进行组合乘累加运算,降低回波信号之间的相关性;最后,理论推导和实验仿真验证了算法的有效性.仿真实验结果表明,MVDMAS算法的成像对比度和分辨率均有一定提升,可有效地降低主瓣宽度、旁瓣高度和抑制斑点噪声.与延时叠加、最小方差和延时组合乘累加波束形成算法相比,综合评价指标CR和CNR分别提高了100.24%,33.91%,17.41%和30.61%,17.55%,11.36%.

基于改进相干因子的延时乘累加平面波超声成像

针对超声回波信号高相关性特性,提出一种基于改进相干因子的延时乘累加(pCF-DMAS)波束形成算法并应用至平面波超声成像.该算法通过增强相干因子的相干性来计算回波信号的权值,然后进行乘累加运算.通过使用Field II进行超声点目标和囊肿目标的仿真实验,对成像结果进行分析验证了算法的有效性.仿真结果表明,算法具有优秀的横向分辨率,在p取0.7时具有所有对比算法中的最高对比度.综合点目标和囊肿目标的成像效果,给出算法的最优p值0.3.相比延时叠加和延时乘累加波束形成算法,所提算法的图像对比度CR分别提高了12.559,9.602 dB.

RISC乘累加单元的扩展

本文设计了扩展的乘累加单元(DSPMAC),用于运算速度的提高。基于or1200乘累加单元,运用RISC技术和并行操作,通过开发32-bit指令中的保留位,在资源占用增幅较少和一定的功耗及温度等代价的前提下,本设计对连续乘累加运算实现加速。经过测试,DSPMAC达到了运算加速的目的。

基于FPGA的全流水浮点乘累加器的设计及实现

为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。