低时延CORDIC算法设计与ASIC实现

传统流水线CORDIC(Coordinate Rotation Digital Computer,CORDIC)算法精度不高,输出延时较大,并且需要依靠剩余角度计算进行旋转方向的判断,占用较大的资源。针对以上问题,本文采用角度二极化重编码方法消除剩余角度计算,通过折叠角度区间将角度映射于区间[0,π/4]。结合查找表以及合并迭代技术,减少角度计算的迭代次数和硬件单元,降低输出时延,只需要3个周期就能完成CORDIC计算。使用结果重映射方法完成正弦和余弦的全象限实现。寄存器资源消耗为传统算法的35.37%,输出时延减少85%。基于180nm CMOS工艺,完成CORDIC算法的ASIC实现。正弦和余弦的平均绝对误差分别为2.5472×10^(-6)、1.9396×10^(-6),相比较于传统CORDIC算法,精度提升一个数量级。

高精度低消耗CORDIC算法设计

针对CORDIC算法存在硬件资源消耗大、输出精度低等问题,提出一种基于区间合并迭代的改进CORDIC算法.算法在两段式CORDIC算法的基础上,采用区间合并迭代来完成第二阶段的合并迭代运算.针对合并迭代中移位运算产生的截位误差,区间合并迭代通过减少数据移位的大小和次数来减少在合并迭代过程中产生的数据误差和资源消耗.仿真结果表明,改进CORDIC算法不仅保留了两段式算法在低时延上的良好特性,在寄存器消耗上也相比基本算法减少36.8%,相比三段式和两段式算法分别减少14.8%和9.5%.当给定16 bit的输出位宽时,改进算法的平均误差相比基本算法降低37.0%,相比三段式和两段式算法分别降低19.4%和24.5%,因此更适用于高速、高精度、低消耗的现代数字通信.

高精度低时延CORDIC算法

针对目前流水线型坐标旋转数字计算机(CORDIC)算法存在输出精度较低、输出时延较长的问题,提出一种基于移位相加结构的CORDIC算法。此算法首先对[0,π4)内的输入角度采用角度二极化重编码技术,将角度二进制编码转化为1和-1编码,然后使用移位相加结构替代查找表,同时通过合并迭代结构合并旋转迭代,减少迭代单元级数和迭代次数,降低硬件资源的消耗,建立小容量正余弦值ROM表,降低接近于π2时部分输入角度的运算误差,最后结合角度区间映射手段保证算法运算范围覆盖整个圆周[0,2π)。在Xilinx公司KC705评估套件上进行算法验证与仿真,结果表明:在输出位宽都设定为16位的条件下,运算结果的绝对误差和相对误差相比流水线型CORDIC算法分别降低了46.7%,83.5%,该算法只需6个时钟周期即可输出计算结果,输出时延减少了60.0%。设计的CORDIC算法具有输出精度高、输出时延短的优势,适用于实时、高精度的现代通信系统。

超低时延免迭代CORDIC算法

针对流水线结构实现的坐标旋转数字计算机算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过大、硬件资源消耗过多等问题,通过综合运用角度二极化重编码、角度区间折叠、合并迭代和优化查找表等原理,提出一种能够免去迭代运算的坐标旋转数字计算机实现算法.仿真实验结果表明,跟其他实现算法相比,该坐标旋转数字计算机算法只需要两个时钟周期便能得到输出结果,在硬件消耗和输出精度上也有一定改善,更适合高速、实时的应用场合.

低消耗免查找表CORDIC算法

为减少传统流水线型CORDIC(Coordinate Rotation Digital Computer)算法的硬件资源消耗和输出时延,在包含查找表的三阶段CORDIC算法实现基础上,提出一种免去查找表环节的CORDIC算法实现方法.提出的改进算法直接使用四次移位相加的迭代运算替换查找表结构从而显著降低寄存器消耗,同时通过合并迭代降低迭代次数进而有效减少最大输出时延,并综合运用角度二极化重编码(Binary To Bipolar Recoding,BBR)方法和角度区间折叠技术保证了输出精度.使用Verilog HDL语言在ISE14.2软件平台上对三种算法进行具体实现,利用XST工具对其进行综合,并通过MATLAB建模计算得到算法的正余弦值输出误差.仿真实验结果表明:在输出位宽均设置为16位的情况下,免查找表CORDIC算法能够有效地输出正余弦值;与传统流水线型算法相比,免查找表算法的寄存器资源消耗减少大约74.42%,计算所需的时钟周期降低68.75%,其输出精度也有明显改善;与三阶段算法相比,免查找表算法的寄存器消耗减少大约43.3%.本文提出的免查找表CORDIC算法具有实时性强、输出精度高、硬件资源消耗少等优势,更适用于高速实时的现代数字通信系统应用.

基于三步旋转坐标旋转数字计算机算法的直接数字频率综合器实现

提出基于三步旋转机制的高精度低时延坐标旋转数字计算机(CORDIC)算法.该算法通过对输入角度进行二极化重编码来免除剩余旋转角度的运算,利用三步旋转机制对迭代次数进行压缩,结合合并迭代技术进一步减少迭代次数,降低输出时延.以16位输出位宽为例,对三步旋转CORDIC算法和流水线迭代式算法进行实现,仿真结果表明:三步旋转CORDIC算法与流水线迭代式算法相比,改善了输出精度,输入到输出的时延降低了75%,硬件开销下降了29.2%.基于三步旋转CORDIC算法,实现了相位累加器位宽为24的直接数字频率综合器(DDFS);使用加法树结构对多输入加法器进行优化,以提高电路工作频率.仿真结果表明,该算法的最大幅度误差为8.24×10^-6,输出时延为38.5 ns.