一种二进制缩放重组电容加权SAR ADC

基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术相比,在未增加额外的冗余电容的情况下实现了校准的功能,并且保证了输入信号的摆幅.另外,采用低功耗开关切换方式、动态比较器和动态SAR逻辑有效降低了功耗.仿真结果表明,在0.7 V电源电压下,采样率为100 KS/s时,SAR ADC的有效位数为11.79 bit,功耗只有0.95μW,FOM值仅2.68 fJ/conv.