应用于时钟发生器的低杂散亚采样锁相环

设计了一种应用于高精度时钟发生器的低杂散亚采样锁相环(SSPLL)电路。得益于亚采样锁相环锁定时核心环路中没有分频器的存在,带内噪声得到明显的抑制;同时由于采用了大环路带宽,从而也抑制了环形振荡器所主导的带外噪声;使用虚拟采样器消除了二进制频移键控(BFSK)效应,降低了参考杂散;利用单位增益缓冲器和隔离缓冲器进一步降低了参考杂散;改进的可调窄死区发生器有助于锁定时间加快。本文亚采样锁相环基于110 nm CMOS工艺设计,仿真结果表明:电路整体功耗为7.3 mW,锁定时间小于4μs,锁定后输出电压纹波仅为0.42 mV,在75 MHz的频偏处参考杂散为-72.15 dBc。