用全耗尽绝缘硅互补型金属氧化物半导体集成技术实现一种激光测距电路

在对薄膜全耗尽绝缘硅互补型金属氧化物半导体 (SOICMOS)结构进行模拟和测试基础上 ,采用薄膜全耗尽绝缘硅 (SOI)结构 ,并在工艺中利用优质栅氧化、Ti硅化物、轻掺杂漏 (LDD)结构等关键技术实现了一种高速低功耗SOICMOS激光测距集成电路。测试结果表明 :1.2 μm器件 10 1级环振单门延迟为 2 5 2 ps ,总延迟为 5 4.2ns .电路静态功耗约为 3mW ,动态功耗为

“集成电路工艺”虚拟实践平台建设与教学实践

在集成电路(IC)工艺的实验教学中,互补金属氧化物半导体(CMOS)集成电路加工工艺实验教学是学生加深对半导体工艺理解的重要环节。由于微电子行业的实验场所、时间以及实验设备的各种限制,真正的实际操作非常有限,导致实验教学效果并不理想。基于这些原因,开发了“集成电路工艺”虚拟实践平台,该平台对传统的实际操作实验教学进行了虚拟仿真,通过该平台学生可以进行集成电路工艺的模拟操作,极大地促进了学生的实验兴趣,并能够加深对集成电路制造工艺的理解。该虚拟实践平台已在学生中使用,取得了良好的实验教学效果。虚拟实践平台可以通过互联网进行优质教学资源共享,对微电子专业学生的实验教学具有良好的促进作用。

1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。

新型全双工集成电路有望使无线通信数据量翻倍

美国哥伦比亚大学工程学院的研究团队开发出了新型全双工无线集成电路。该集成电路采用纳米互补金属氧化物半导体（CMOS）工艺制造，可在无线电通信中以相同频率实现信息的同时收发。

基于光纤通信可编程复接集成电路研究

本文提出了一种可编程复接方法和结构 ,通过对编程端的设置可得到 2∶1、3∶1、4∶1及 5∶1的复接模式 .该方法鲁棒性强、应用范围广 ,其组合可实现除包含大于 6的质数之外所有路数的复接 ,解决了光纤通信系统中不同复接模式对应不同复接结构的问题 .通过理论推导 ,本文着重分析了器件延时和时钟相位对芯片工作的影响 ,并指出了解决途径 .基于本方法和结构的全定制单片集成电路采用 0 35 μmCMOS工艺制造 ,芯片面积为 2 4 19mm2 ,实现了串行输出最高数据速率为 1 6 2Gbps的 10∶1复接 .在 1 2 5Gbps标准速率 ,工作电压 3 3V ,负载为 5 0Ω的条件下 ,功耗仅为174 84mW ,输出电压峰 峰值可达到 2 4 2V ,占空比为 4 9% ,抖动为 35psrms.测试结果表明芯片在复接性能、速度、功耗和面积优化方面的先进性 ,可满足不同吉比特率通信系统的要求 。

毫米波CMOS集成电路的现状与趋势

随着深亚微米和纳米CMOS工艺的成熟,设计和实现低成本的毫米波CMOS集成电路已成为可能。简述了毫米波CMOS技术的发展现状,介绍了毫米波CMOS集成电路的关键技术,即晶体管建模和传输线建模,并给出了毫米波CMOS电路的最新进展和发展趋势。

纳米级CMOS集成电路的发展状况及辐射效应

介绍互补金属氧化物半导体(CMOS)集成电路的发展历程及纳米级CMOS集成电路的关键技术,在此基础上研究了纳米级CMOS集成电路的辐射效应及辐射加固现状。研究结果表明,纳米级FDSOICMOS集成电路无需特殊的加固措施,却比相同技术代的体硅CMOS集成电路有好得多的辐射加固能力,特别适用于空间应用环境。

CMOS集成电路IDD频谱图形测试理论与实践

分析了CMOS集成电路电源电流与集成电路芯片缺陷的相关性，介绍了CMOS集成电路新的测试方法--IDD频谱图形测试方法的测试原理，以及实现CMOS集成电路IDD频谱图形测试的测试框图。

毫米波CMOS集成电路收发机前端研究进展

对毫米波CMOS集成电路收发机前端技术进行了综述。介绍了毫米波CMOS集成电路收发机的研究背景,分别对毫米波CMOS集成电路收发机前端各个子模块进行了详细介绍和比较,并展望了毫米波CMOS集成电路的未来发展方向。

GaN基互补型逻辑电路的研究进展及挑战

氮化镓(GaN)基异质结场效应晶体管具有工作频率高、导通损耗低等优点,已经开始广泛应用在多种高频、高效功率转换器中。为了充分发挥GaN功率器件的潜能,需要将功率开关器件和控制器、驱动等外围电路进行全GaN单片集成以减少寄生参数。互补型逻辑电路是实现集成的关键元电路之一,但其研究起步较晚。介绍了n沟道和p沟道GaN增强型器件的制备方案及互补逻辑电路的研究进展。从电学性能匹配性及稳定性出发探讨了现有互补型逻辑电路面临的关键科学问题,可以为GaN基互补型逻辑电路的研究提供参考。

微电容超声换能器的前端专用集成电路设计

针对微电容超声换能器(CMUT)微弱电流信号检测的要求,设计了一种用于CMUT的前端专用集成电路——运算放大器(OPA)电路。运算放大器电路采用两级放大结构,第一级采用全差分折叠-共源共栅结构,输出级采用AB类控制的轨到轨输出级,在运算放大器电路反相输入端和输出端通过一个反馈电阻实现CMUT电流信号到电压信号的转换。采用GlobalFoundries 0.18μm的标准CMOS工艺进行了仿真设计和流片,芯片尺寸为226μm×75μm。仿真结果表明,运算放大器的开环增益为62 dB,单位增益带宽为30 MHz,在3 MHz处的输入参考噪声电压为2.9μV/Hz^(1/2),电路采用±3.3 V供电,静态功耗为11 mW。测试结果表明仿真与实测结果相符,该运算放大器电路能够实现CMUT微弱电流信号检测功能。

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明:在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时,该保护电路不会导通,因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。

关于1.25Gbps并串转换CMOS集成电路研究

伴随社会经济的持续化发展,现代网络通信系统在此背景下,呈现出迅猛的发展势头。本文围绕1.25Gbps并串转换互补金属氧化物半导体(CMOS),首先简要分析了其芯片结构,探讨了其电路,并进行了仿真分析,望能为此领域研究提供学习借鉴。

深亚微米CMOS模拟集成电路设计

《深亚微米CMOS模拟集成电路设计》着眼于电路设计，首先介绍双极结型晶体管（BJT）和金属氧化物半导体（MOS）晶体管的抽象模型．然后介绍如何利用晶体管构建更大的系统。主要内容包括：运算放大器、数据转换器、奈奎斯特数据转换器、过采样数据转换器、高精度数据转换器、锁相环、频率综合和时钟恢复等。《深亚微米CMOS模拟集成电路设计》对模拟设计概念的描述将诉诸更加直观的方法而不是繁琐的公式推导。

半导体照明光源恒流驱动芯片的研究

介绍了一种半导体照明光源恒流驱动芯片的设计。该芯片采用0.6μm CM O S标准工艺制造,包含有大功率M O SFET、带隙基准源电路、输出缓冲电路和取样反馈控制电路几个主要功能模块,在标准工艺线上实现了功率器件与控制电路的单片集成。该芯片可为工作电压为3.5 V,工作电流为350 mA的单个半导体照明光源提供恒定的驱动电流。在5 V电源电压有10%跳变的情况下,半导体照明光源的驱动电流的变化可被控制在1.71%以内,而距离光源10 cm处的照度变化仅为1.28%。当环境温度由25°C升高至85°C时,半导体照明光源的驱动电流减小1.14%,而距离光源10 cm处的照度仅减小1.09%。该恒流驱动芯片的电源效率可达63.4%。

诺基亚西门子通信投资半导体创新公司ClariPhyInc．

诺基亚西门子通信的投资将支持ClariPhy开发高集成度单芯片互补金属氧化物半导体（CMOS）集成电路（IC），用于高性能光网络数字信息处理（DSP）。高容量传输网络是交付固定和移动宽带的关键。IPTV、按需视频、云计算和服务所需的数据量每年以60％的速度增长。

掌控半导体物理特性的变异

“一些电学参数的许容范围无法和它们的正常值那样共同缩减的问题已经凸现出来了，毫无疑问，这将严重地制约新工艺提升芯片的性能以及降低电源的消耗。”IBM研究中心和该公司的Sani Nassif和他的同事们说。事实上，互补型金属氧化物半导体（CMOS）电学特性的变异已经成为了一个必须被认真对待的主要设计问题。

一种CMOS混合信号电路衬底噪声耦合模型

利用二维器件模拟器MEDICI提取出重掺杂外延型衬底的电阻宏简化模型,所需的6个参数均可通过器件模拟得到,能够精确表征混合信号集成电路中的衬底噪声特性。基于0.25μm CMOS工艺所建立的电阻宏模型,设计了简单的混合信号电路进行应用验证,证明了该模型能够有效表征混合信号集成电路的衬底噪声。

集成电感设计优化方法

分析了已有电感结构,提出了一种独特的高性能的优化方案,使得螺旋电感的品质因数和差分特性都有了显著的提高。该优化设计尤其适合高性能全差分压控振荡器对高性能螺旋电感的需要。选取典型的单层正方形螺旋电感作为测试对象,工作频率2．439 GHz,芯片面积最大值限定为250μm×250μm,最小线间距为5μm。

一种高速低耗全摆幅BiCMOS集成施密特触发器

通过分析国外流行的一种 Bi CMOS集成施密特触发门 ,提出了一种高速、低功耗、全摆幅输出的Bi CMOS施密特触发器。该器件中单、双极型电路优势互补 ,电源电压为 1 .5 V,实现了优于同类产品的全摆幅输出 ,且其开关速度高于同类 CMOS产品的 1 3倍以上 。