紧凑型D波段宽带CMOS低噪声放大器

基于28-nm CMOS工艺,设计了一款工作于D波段的紧凑型、宽带低噪声放大器。该放大器由四级放大器单元级联而成,每级放大器单元均采用基于中和电容技术的差分共源极结构。输入、输出和级间阻抗匹配电路均由变压器网络实现,并且每个放大器单元的中心工作频率被交错配置在120GHz和155GHz附近以实现参差调谐带宽拓展,从而在宽带内实现了平坦的增益响应。仿真和测试结果表明,在34mW直流功耗下,该放大器在中心频率140GHz处实现了19.5dB的峰值增益和28GHz(128GHz~156GHz)的3dB工作带宽,噪声系数和输入1dB压缩点分别为7.8dB~9.2dB和-19.8dBm~-16.6dBm。芯片的核心面积仅为200μm×550μm。

2.4GHz、增益可控的CMOS低噪声放大器

介绍了一种基于 0 35 μmCMOS工艺、2 4GHz增益可控的低噪声放大器。从噪声优化、阻抗匹配及增益的角度详细分析了电路的设计方法 ,讨论了寄生效应对低噪声放大器性能的影响。仿真结果表明在考虑了高频寄生参数的情况下 ,低噪声放大器依然具有良好的性能指标 :在 2 4GHz工作频率下 ,3dB带宽为 6 6 0MHz,噪声系数NF为 1 5 8dB ,增益S2 1为 14dB ,匹配参数S11约为 - 13 2dB。

零中频UHF RFID接收机中的低噪声放大器设计(英文)

介绍了一个基于0.18μm标准CMOS工艺,可用于零中频UHF RFID(射频识别)接收机系统的900MHz低噪声放大器.根据射频识别系统的特点与要求对低噪放的结构、匹配、功耗和噪声等问题进行了权衡与分析,仿真结果表明:在1.2V供电时放大器可以提供20.8dB的前向增益,采用源端电感实现匹配并保证噪声性能,噪声系数约为1.1dB,放大器采用电流复用以降低功耗,每级电路从电源电压上抽取10mA左右的工作电流,并使反向隔离度达到-87dB.放大器的IP3为-8.4dBm,1dB压缩点为-18dBm.

带ESD保护的2.4GHz低噪声放大器的分析与设计

分析了静电放电(ESD)保护对源极电感负反馈低噪声放大器(LNA)的输入阻抗匹配和噪声匹配的影响。给出了带ESD保护的低噪声放大器在功耗限定的条件下同时满足功率匹配和噪声匹配的优化方法,基于该方法,采用0.18μm RF CMOS工艺设计了应用于无线传感网(WSN)的2.4GHz低噪声放大器。测试结果表明,低噪声放大器噪声系数(NF)为1.69dB,增益为15.2 dB,输入1 dB压缩点和输入三阶截点(IIP3)分别为-8dBm和1dBm,在1.8V电源电压下消耗电流3.1mA。

0.18m CMOS工艺3.1~5.2GHz低噪声放大器

基于共源级联放大器的小信号模型,详细分析了宽带放大器的输入阻抗特性和噪声特性。利用MOS晶体管的寄生容性反馈机理,采用TSMC公司标准0.18μmCMOS工艺设计实现了单片集成宽带低噪声放大器,芯片尺寸为0.6mm×1.5mm。测试结果表明,在3.1～5.2GHz频段内,S11<-15dB,S21>12dB,S22<-12dB,噪声系数NF<3.1dB。电源电压为1.8V,功耗为14mW。

2.5Gb/s CMOS低噪声有源电感反馈跨阻放大器

分析各种结构前置放大器性能的基础上,给出了一个应用于2.5 Gbit/s光纤通信系统的,基于CMOS工艺的共栅结构跨阻放大器。为了减小输入等效噪声电流和提高带宽,采用了有源反馈和有源电感代替传统结构中的电阻反馈。测试结果表明,该电路具有61.8 dB的跨阻增益,2.01 GHz的带宽,输入等效噪声电流为9.5 pA/Hz～(1/2),核心电路功耗仅为3.02 mW。

350～470MHz的SiGe BiCMOS低噪声放大器

给出了一个基于AMS0.35μmSiGe BiCMOS工艺的低噪声放大器(LNA),主要应用于Witone数字集群移动通信系统手持机中。该低噪声放大器采用单端发射极电感反馈的共发共基管联结构,工作频率范围为350～470MHz。在3.3V的电源电压下的测试结果为:最小噪声系数1.45dB,增益19.3dB,输入1dB压缩点-19.5dBm,消耗电流3.8mA。

基于3.1～10.6GHz CMOS超宽带低噪声放大器设计

设计了一种基于TSMC 0.18 pm CMOS工艺的高增益,低功耗共栅结构的超宽带低噪声放 大器.利用串联电阻和电感与晶体管的自身跨导共同在整个频带内实现很好的输入端匹配.电路 采用ADS2009软件仿真设计.仿真结果表明,在1.8 V电源供电时,整个电路功耗为15.6 mW,在 3.1 - 10. 6 GHz 的频带内噪声系数 NF 为 1.284 5 ±0.340 5 dB,正向增益S21 为 21.451 ± 1.5 dB, 输入回波损耗均低于-15.14 dB,输出回波损耗低于-20. 202 dB.

CMOS毫米波低功耗超宽带共栅低噪声放大器（英文）

陈述了一个基于单端共栅与共源共栅级联结构的超宽带低噪声放大器（LNA）.该LNA用标准90-nm RFCMOS工艺实现并具有如下特征：在28.5～39 GHz频段内测得的平坦增益大于10 dB;-3 dB带宽从27～42 GHz达到了15 GHz,这几乎覆盖了整个Ka带;最小噪声系数（NF）为4.2dB,平均NF在27 ～ 42 GHz频段内为5.1 dB;S11在整个测试频段内小于-11 dB.40 GHz处输入三阶交调点（IIP3）的测试值为＋2 dBm.整个电路的直流功耗为5.3 mW.包括焊盘在内的芯片面积为0.58 mm×0.48 mm。

一种新型输入匹配结构在低噪声放大器中的应用

在分析传统源极电感负反馈输入匹配结构缺陷的基础上,利用一个小值LC网络代替大感值的栅极电感,同时去掉源极负反馈电感。基于这种改进型输入匹配结构,设计了一种适用于无线接收机用的宽带CMOS低噪声放大器。结果表明,该LNA在工作频带内可达到15 dB的增益,2.75-3.65 dB的噪声系数,-10 dBm的1 dB压缩点,以及良好的稳定性。虽然输入匹配由于去除源极负反馈电感受到一定影响,但有利于降低噪声系数,并减小实际制作的芯片面积。

CMOS宽带低噪声放大器的设计

提出一种利用噪声抵消技术减小热噪声因子的互补金属氧化物半导体(CMOS)宽带低噪声放大器电路.它具有不平衡变换器可转换单端信号为差分信号,无需外接平衡-不平衡变换器,也未采用电感匹配技术,进一步减小了芯片的面积.该低噪声放大器基于TSMC 0.18μm RF CMOS 1.8V的工艺设计,仿真和验证采用Cadence公司的Spectre工具.结果表明:在150～600MHz频带内的噪声系数为3.9dB,输入匹配参数S11小于-11.7dB,输入3阶截点IIP3为1.03dBm.

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。

2～5GHz宽带CMOS低噪声放大器设计

低噪声放大器（LNA）是无线通信系统的重要组成部分。采用TSMC 0.18μm互补金属氧化物半导体（CMOS）工艺,设计了一款能够满足LTE和802.11 b/g/e等多种无线通信应用标准的2~5 GHz的宽带CMOS LNA。为了实现宽带输入匹配与足够大的宽带功率增益,并在有限的功耗下获得较低的噪声系数,设计的LNA使用了两级电阻反馈、电流复用结构和噪声消除技术。后仿真结果表明,在1.5 V直流电源供电下,电路功耗仅9.03 m W,低噪声放大器芯片核心面积仅为0.76 mm×0.81 mm,在2~5 GHz频段内,噪声系数为2.46~2.73 d B,功率增益大于16.7 d B,输入输出反射系数均低于-10 d B。因此,所设计的低噪声放大器,性能优良,适用于低噪声、低功耗的宽带无线通信产品。

1.8GHzCMOS有源负载低噪声放大器

提出了一种新的变压器型有源电感负载低噪声放大器设计方案。单片无源大电感的品质因数通常很低,因此,需验证变压器型有源电感替代无源电感负载的有效性,与现有的一些单片无源电感负载低噪声放大器进行了比较,结果表明变压器型有源电感负载低噪声放大器可以得到更低的噪声系数。

CMOS全差分超宽带低噪声放大器

文中给出了一个应用于超宽带射频接收机中的全集成低噪声放大器,该低噪声放大器采用了电阻并联负反馈与源极退化电感技术的结合,为全差分结构,在Jazz0.18μm RF CMOS工艺下实现,芯片面积为1.08mm2,射频端ESD抗击穿电压为1.4kV。测试结果表明,在1.8V电源电压下,该LNA的工作频带为3.1～4.7GHz,功耗为14.9mW,噪声系数(NF)为1.91～3.24dB,输入三阶交调量(IIP3)为-8dBm。

2.4GHz CMOS低噪声放大器的设计

设计了一个共源-共源共栅的两级低噪声放大器,并且在两级之间采用了串联谐振回路来提高电路的性能。该电路采用TSMC0.18μmCMOS工艺,电源电压为1.8V。仿真结果显示,在2.45GHz的中心频率上,该电路能够提供26.92dB的正向增益及很好的输入输出匹配,噪声系数为0.88dB,功耗为14.49mW,1dB压缩点为-9dBm。

2.4GHz CMOS全集成低噪声放大器的设计

应用台积电(TSMC)0.18μ m CMOS工艺模型,设计了一种2.4GHz全集成低噪声放大器。通过ADS(Ad-vanced Design System)软件对电路进行了优化设计,仿真结果表明在1.8V电源电压下,工作电流约为6mA,输入输出匹配良好,在2.45GHz的中心频率下,它的噪声系数(NF)为2.605dB,增益(S21)为20.120dB。

CMOS低噪声放大器中的输入匹配研究与设计

分析了低噪声放大器设计中最常用的源极电感负反馈输入匹配结构，指出其存在的缺陷及如何改进，即利用一个小值LC网络代替大感值的栅极电感Lg，同时移除源极负反馈电感Ls。应用这种改进型输入匹配结构，基于0．18μm BSIM3模型设计了工作频带为5．1—5．8GHz的宽带CMOS低噪声放大器。结果表明，虽然输入匹配由于移除源极负反馈电感Ls受到一定影响，但是有利于降低噪声系数并减小实际制作的芯片面积。

基于0.13 μm SiGe BiCMOS工艺的Ka波段低噪声放大器的设计

介绍了一款基于SiGe BiCMOS工艺的Ka波段低噪声放大器(LNA)的设计与测试。分析了毫米波频段硅基集成电路的匹配设计方法,给出了HBT晶体管电流密度与噪声系数的关系,以及最佳噪声偏置点的选取方法。并基于以上方法设计了单级共基共射低噪声放大器,LNA芯片基于Global Foundry 8HP工艺流片验证。测试结果表明,该LNA实现了30~40GHz的-1dB带宽、小于3.5dB的噪声系数以及6.2dBm的1dB压缩输出功率(P-1dB);输入输出反射系数均小于-15dB,中心频率(35GHz)处增益为7.2dB(单级),LNA的直流电流为6.7mA,电源电压为1.8V。

应用于802.11ac的SiGe BiCMOS低噪声放大器

基于IBM 0.36μm SiGe BiCMOS工艺设计应用于802.11ac的全集低噪声放大器,工作频段为5~6 GHz,且带有旁路功能。低噪声放大器的主体电路采用单端发射极电感负反馈结构。模拟结果显示,在工作电压为5 V的情况下,当低噪声放大器工作时,HBT低噪声放大器工作稳定,常温下,整体的噪声系数为2.2 dB@5.5 GHz,小信号增益为13.3 dB,旁路噪声系数为7.2 dB@5.5 GHz,插入损耗为6.8 dB。当输入总功率为0 dBm的双音信号(-3 dBm/tone)时,输入三阶交调点约为10.2 dBm。