亚微米CMOS集成电路抗总剂量辐射版图设计

随着商业集成电路生产进入亚微米工艺时代,其生产出的微电子器件抗辐射能力不断提高,使得对专用集成电路进行抗辐加固设计成为可能。主要介绍了抗电离辐射的基本加固方法以及一种可以节省芯片面积的版图设计方法,使得在商用工艺上可以获得集成度更高的具有抗辐射能力的专用集成电路。

深亚微米CMOS集成电路抗热载流子效应设计

热载流子效应(HCE)、电介质击穿、静电放电,以及电迁移等失效机理,已经对VLSI电路的长期可靠性造成了极大的威胁。其中,热载流子效应是最主要的失效机理之一。影响CMOS电路热载流子效应的因素有:晶体管的几何尺寸、开关频率、负载电容、输入速率以及晶体管在电路中的位置。通过对这些因素的研究,提出了CMOS电路热载流子可靠性设计的通用准则。

深亚微米CMOS模拟集成电路设计

《深亚微米CMOS模拟集成电路设计》着眼于电路设计，首先介绍双极结型晶体管（BJT）和金属氧化物半导体（MOS）晶体管的抽象模型．然后介绍如何利用晶体管构建更大的系统。主要内容包括：运算放大器、数据转换器、奈奎斯特数据转换器、过采样数据转换器、高精度数据转换器、锁相环、频率综合和时钟恢复等。《深亚微米CMOS模拟集成电路设计》对模拟设计概念的描述将诉诸更加直观的方法而不是繁琐的公式推导。

半导体器件与集成电路制造中的亚微米技术

本文叙述了当前世界上亚微米、深亚微米技术的发展趋势,分析了我国亚微米技术的现状,最后介绍了机械电子工业部第十三研究所在亚微米技术方面的进展及其在半导体器件与集成电路制造中的成功应用。

CMOS射频集成电路的最新进展和应用

本文介绍RF(射频)CMOS集成电路的最新进展和应用。着重于深亚微米CMOS技术在实现高端射频(几十GHz频带)集成系统方面的潜能。首先,综述CMOS技术的主要特点,继而介绍CMOS射频集成电路的最新进展.其中有63GHz的毫米波段的CMOS压控振荡器,数据速率达50Gb/s的2:1多路复用器,40GHzCMOS低功耗注入锁定分频器,24GHzCMOS射频前端和17GHzISM/WLAN的CMOS射频前端等。同时,介绍CMOS射频集成电路的几种主要应用,如无线局域网和射频识别等。

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段,电路的静电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路,以LVTSCR结构为基础,结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应,提高了ESD保护电路的可靠性,实现了全芯片保护。

亚微米集成电路库设计技术

一、前言 集成电路制造工艺已经从亚微米过度到深亚微米。随着设计规模与复杂度的不断增加,产品推向市场的时间要求又越来越短,现在逻辑设计的IC设计师大都脱离原来的低层次原理图设计方法而采用高层次设计(HDL:High Level Design Language),设计综合成为逻辑设计的主流,以达到提高设计效率、缩短开发产品周期的目的,而逻辑综合就必需要有综合库。

化学气相沉积技术在先进CMOS集成电路制造中的应用与发展

随着CMOS集成电路晶体管尺寸不断微缩及其制造工艺的日益复杂,对化学气相沉积CVD薄膜制备工艺的要求越来越高。本文主要研究了用于介质间隙填充的流CVD技术和用于SiGe选择性外延的亚常压CVD技术,重点介绍了它们的工艺原理和方法,以及薄膜材料质量及其关键影响因素。本文综述了CVD技术的特点、优势及其在先进CMOS制造工艺中的应用;面对更先进工艺应用中的挑战,分析了它们存在的问题,并讨论了可能的解决方案和应用前景。

亚微米集成电路的ESD保护设计

介绍了一种带ESD瞬态检测的VDD-VSS之间的电压箝位结构,归纳了在设计全芯片ESD保护结构时需要注意的关键点;提出了一种亚微米集成电路全芯片ESD保护的设计方案,从实例中验证了亚微米集成电路的全芯片ESD保护设计。

亚微米CMOS结构光学交叉互连电路芯片的设计

同单路光接收／发送电路系统相比，采用单片集成的多路交叉互连接收／发送系统可实现大容量信息交换和高度复杂的信息处理。给出了与１０×１０阵列多量子阱（ＭＱＷ）器件芯片倒扣连接的接收／发送交叉互连电路的设计，芯片电路采用０．３５／０．５μｍ设计规则、三层金属布线ＣＭＯＳ结构，在２ｍｍ×２ｍｍ芯片上，可完成１６路接收／发送及１６×１６信号交叉互连的功能。

亚微米CMOS电路中V_(DD)-V_(SS)ESD保护结构的设计

文章根据一个实际电路中ESD保护结构的设计,引出了一种亚微米CMOS IC中基于RC延迟而设计的VDD-VSS之间直接电压钳位结构,并结合例子中此结构前后的修改优化对该结构进行了详细的仿真分析。进一步比较了两种VDD-VSS电压钳位结构的优劣。最后阐述了亚微米CMOS电路的设计中,全芯片ESD结构的有效设计。

亚微米、深亚微米集成电路

亚微米集成电路指特征尺寸为1微米至0.5微米的集成电路芯片。深亚微米集成电路指特征尺寸小于0.5微米到0.05微米的芯片。亚微米、深亚微米集成电路的线宽已接近纳米量子效应区。"十五"期间,亚微米、深亚微米集成电路的设计和制造已列为高新技术工程重点项目之一。在信息安全、通信、消费类电子产品等领域,着力提高集成电路芯片的自主开发能力、系统设计水平:在信息产品系统中,逐步提高国产芯片的比例;在设计工具和设计方法方面,不断提高研究水平和应用水平;在生产制造方面。

采用多次离子注入调整亚微米CMOS电路的阈电压

采用多次离子注入来调整亚微米CMOS的NMOS和PMOS管的阈值电压是研究亚微米CMOS电路的关键.浅离子注入调节表面掺杂浓度以达到调整阈值电压的目的.深离子注入调整源漏穿通电压.与LDD、硅化物工艺相合,已研制出0.5μm的CMOS 27级环振电路,门延迟为130ps.

低压低功耗模拟集成电路的发展

集成电路的低压低功耗设计已成为当今微电子领域研究的热点。介绍了集成电路(IC)低功耗设计问题的产生,在讨论IC的低功耗设计技术基础上,重点论述了模拟IC的低压低功耗设计问题,介绍了国内外最新的若干模拟IC低压低功耗解决方案及其特点以及实现方法。

薄膜亚微米CMOS／SOS工艺的开发及其器件的研制

本文较为详细地介绍了薄膜亚微米ＣＭＯＳ／ＳＯＳ工艺技术的开发过程，薄膜亚微米ＣＭＯＳ／ＳＯＳ工艺主要包括双固相外延、双层胶光刻形成亚微米细线条硅栅、Ｈ２－Ｏ２合成氧化薄栅氧化层以及快速退火等新的工艺技术，利用这套工艺成功地研制出了高性能薄膜亚微米（实际沟道长度为０．５８μｍ）ＣＭＯＳ／ＳＯＳ器件和门延迟时间仅为１７７ｐｓ的１９级ＣＭＯＳ／ＳＯＳ环形振荡器。与厚膜器件相比，薄膜全耗尽器件和电路的性能得到了明显的提高。

深亚微米工艺CMOS Gilbert混频器噪声分析

深入研究了深亚微米工艺下的CMOS Gilbert混频器噪声产生机理,提出了深亚微米工艺下的混频器噪声系数性能解析模型.基于0.25μm标准CMOS工艺的Gilbert混频器仿真结果表明,该预测的噪声系数理论值与仿真结果相差最大为1.5 dB,相对误差最大为12.5%.

亚微米自对准硅化钛CMOS工艺

本文对两步快速热退火形成ＴｉＳｉ２的工艺及其工艺的兼容性、ＴｉＳｉ２的物理化学物性进行了研究，结合ＬＤＤ结构，形成了两步快速热退火亚微米自对准硅化钛ＣＭＯＳ工艺，并应用于集成电路的制造，改善了电路性能。

微米、亚微米及深亚微米CMOS工艺技术研究

对微米、亚微米及深亚微米CMOS工艺技术，包括原始硅材料、设计规则、典型器件结构、典型工艺流程和关键工艺技术等，作出全面地概括地分析与研究。

基于Cadence平台深亚微米CMOS工艺设计套件开发

结合集成电路后端设计流程 ,以美国 MOSIS多项目晶圆 ( MPW)计划提供的台湾半导体制造公司 ( TSMC)的 0 .35微米 CMOS工艺为例 ,对基于 Cadence平台 ,开发用于高频、高速模拟和模数混合集成电路设计的设计套件 ( Design Kit)进行了讨论。