基于亚阈值漏电流的数据Cache低功耗控制策略研究

随着工艺尺寸及处理器频率的提高,Cache的功耗已经成为处理器功耗的重要来源,数据Cache的亚阈值漏电流功耗在总功耗中的比重也在上升;提出一种通过降低未被访问的Cache line的亚阈值漏电流功耗来降低整个数据Cache功耗的控制策略;该策略对所有Cache line周期性地提供低电压,从而降低了SRAM单元的亚阈值漏电流;当某一行被访问时,提供正常的电压,直到下一次被周期性地控制提供低电压;仿真结果显示,此策略以较少的硬件代价和访问延迟显著地降低了数据Cache的亚阈值漏电流功耗。

基于沟长偏置的近阈值逻辑漏功耗减小技术

随着集成电路芯片特征尺寸的不断缩小,减小漏功耗已成为集成电路设计技术的焦点之一.在近阈值逻辑电路中,亚阈值漏电流是其最主要漏电流的构成.根据MOS器件沟道长度与亚阈值漏电流之间的非线性关系,通过适度提高MOS器件的沟道长度从而降低CMOS逻辑电路的漏功耗,形成了基于沟长偏置的漏功耗减小技术.应用HSPICE软件对基于45nm PTM工艺参数沟长偏置为8%的基本逻辑门电路、镜像加法器和传输门加法器的漏电流进行了仿真测试,实验结果表明漏电流约下降了39%～44%.因此沟长偏置技术是一种有效的适用于近阈值逻辑的漏功耗减小技术.

FPGA的静态功耗分析与降低技术

FPGA已经被广泛用于实现大规模的数字电路和系统,随着CMOS工艺发展到深亚微米,芯片的静态功耗已成为关键挑战之一。文章首先对FPGA的结构和静态功耗在FPGA中的分布进行了介绍。接下来提出了晶体管的漏电流模型,并且重点对FPGA中漏电流单元亚阈值漏电流和栅漏电流进行了详细的分析。最后根据FPGA的特点采用双阈值电压晶体管,关键路径上的晶体管采用低阈值电压栅的晶体管,非关键路径上的晶体管采用高阈值电压栅的晶体管,以此来降低芯片的静态功耗。