针对时间交织采样的后台自适应频域校准技术

针对高速双通道时间交织采样(Time-interleaved Analog-to-Digital Converter, TIADC)系统通道失配的问题,提出了一种后台自适应频域校准技术。该技术采用数字混频+低通滤波技术,将失配镜像点搬移至零频,并形成I/Q复数信号;然后基于信号统计学进行校准系数计算,并利用该系数完成共轭对消校准;最后将校准后信号通过数字混频搬移回原始频率,完成整个校准过程。进一步提出了基于FPGA/ASIC的算法实现电路。经实物测试验证,在6 Gsample/s双通道TIADC系统中,该技术能够优化失配比达33.3 dBc以上,失配优化程度高,同时具有全流水实时后台处理特性,且不需要增加额外系统资源。

基于光纤真延迟的信号交织采样技术研究

为了解决电子侦察系统大瞬时处理带宽难以实现的问题,参考借鉴目前主流高速AD器件内部的DEMUX模式,结合光纤真延迟技术,提出了一种利用光纤真延迟线控制精确时延的信号交织采样技术,仿真结果证明了该方法的有效性。

一种时间交织采样失配误差估计方法研究

针对时间交织采样存在失配误差问题,研究了一种时、频域相结合估计失配误差的方法。该方法利用测试信号的统计特性,在时域中完成偏置误差和增益误差的估计,在频域中提取各子通道与参考通道的相位差,对时间误差进行估计,从应用实现角度简便有效地解决了通道失配误差估计问题,仿真实例验证了方法的有效性。

基于PC软件的时间交织ADC误差校准

自从时间交织ADC作为高采样率、高速的ADC有效解决方案以来,高速的TIADC误差校准对硬件结构的设计要求更高,成本也会相应增加。为此提出基于PC机使用软件编程的方式进行误差校准,利用计算机快速、高效和超大的缓存能力等性能特性,采用基于数据统计理论分析的方法完成偏置、增益和时间误差估计,复合公式校准偏置、增益误差,对于时间误差采用拉格朗日插值的Farrow结构分数延时滤波器进行校准。软件系统在搭建的基于双通道数据采集系统平台上进行验证,验证结果表明,ADC的SNR和ENOB都有一定提升;分析结果表明,PC机可以实时地处理高达16G/s速率的采样数据。

RFSoC中ADC的SFDR优化技术研究

赛灵思(Xilinx)推出了一款集成了高性能模数/数模转换器(ADC/DAC)的单芯片射频片上系统(RFSoC),由于其具有极高的ADC性能指标和系统集成度,因而得到了广泛的应用。ADC采用时间交织(TI)采样技术,由多个子ADC进行采集组合来提高采样速率,但是由于各子ADC不可能做到工艺完全相同,因此该技术存在偏置失配、增益失配和时间失配等问题,从而造成频谱出现杂散,降低了无杂散动态范围(SFDR)指标。基于RFSoC中ADC的杂散问题,分析了ADC的校准结构,探讨了对SFDR指标进行性能优化的技术方法。大量的实验和分析结果表明,该方法有效地提高了ADC的SFDR指标,具有良好的效果。

基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。

AXIe高速数据采集传输接口设计

为了解决海量数据的高速传输问题,本文以AXIe(Advanced TCA Extensions for Instrumentation)总线为传输架构,重点设计数据的高速缓存和传输接口,并设计时间交织数据采集模块完成AXIe数据采集传输接口验证.通过两片ADC实现时间交织数据采样功能,将DDR3作为数据的深存储单元,采用PCI Express实现数据高速传输.在FPGA上完成设计,使用ILA嵌入式逻辑分析仪进行功能验证.结果表明,该设计能很好地实现交织采样功能,完成基于AXIe总线的数据传输.

基于65nmCMOS工艺的3.4GHz高速高分辨率DDFS设计与实现

设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

IR-UWB数字相干接收机的硬件电路设计

在超宽带信号的接收中,相干接收比非相干接收拥有更高的分辨率,能充分发挥超宽带信号定位精度高等优点。相干接收机对UWB信号进行高速采样后再处理,采样的速度和精度是限制UWB相干接收机测距精度的主要因素。本文设计并实现了IR-UWB的数字相干接收机,接收机采用高速采样芯片ADC08D1000对脉冲超宽带(IRUWB)信号进行双通道交织采样,然后使用FPGA对采样数据进行降速处理。测试结果证明,本文设计的接收机能准确捕获到脉宽为1 ns的UWB信号。

基于面光源可见性空间复用的3D场景柔和阴影绘制算法

针对面光源照射下的三维场景柔和阴影绘制算法存在可见性计算开销大的问题,提出一种面光源可见性空间复用算法。首先设计出基于交织思想的面光源采样方法,使用该方法为每个可视场景点产生一个光源采样点,并通过从可视场景点向光源采样点投射阴影光线来生成面光源-可视场景区域可见性采样图。其次基于可见性存在空间相关性的特性提出一种可见性滤波估计方法,估计出面光源-可视场景区域可见性采样图中每个可视场景点的面光源可见性百分比。最后用面光源可见性百分比乘以不考虑遮挡情况下可视场景点的光照值,得到最终的光照结果。本算法针对每个可视场景点只做一次光源可见性计算,显著减少了面光源可见性的计算量。实验结果表明,本算法能够高效地绘制出视觉上近似正确的柔和阴影。