多台阶介质槽隔离的SiCOI MESFET器件

用二维器件仿真软件 MEDICI对 Si COI(Si C on insulator) MESFET的击穿特性进行了研究 ,提出了一种新的 Si COI MESFET器件介质槽隔离结构 ,即多台阶介质槽隔离结构 .研究结果表明 ,与单介质槽隔离 Si COI MES-FET相比 ,多台阶结构在保持高击穿电压的情况下 ,可以大大提高器件的饱和漏电流和跨导 .多台阶介质槽隔离Si COI

一种新型介质槽隔离SiCOIMESFET

提出了一种新型的 Si COIMESFET器件结构 ,即介质槽隔离 Si COIMESFET。模拟结果表明 ,新型结构器件与常规平面 Si COI MESFET器件相比 ,击穿电压得到很大提高 ,从 3 80 V提高到近 1 1 0 0 V,而饱和漏电流和跨导下降。但通过器件结构的优化设计可以保障在击穿电压提高的同时漏电流和跨导不会发生大的退化。该器件结构为高温、抗辐照和大功率集成电路研制打下基础。

高性能模拟集成电路工艺技术

介绍了模拟集成电路工艺的发展过程和现状,讨论了国内的BiCMOS工艺、互补双极工艺(CB)、和SOI双极工艺的最新进展。重点介绍了BiCMOS工艺的研究与开发,指出了模拟集成电路工艺的发展趋势。

一种新型硅基衬底半绝缘结构的研究

在单晶硅衬底上,通过三次外延和两次选择性掺杂,实现了一种新型的半绝缘结构。其中有一个隔离岛和衬底之间是非绝缘的,将纵向器件制作在此隔离岛中将不需要额外的体引出结构。相邻的隔离岛之间可通过反向偏置的pn结进行隔离,也可由填充二氧化硅和非掺杂多晶硅形成的介质隔离槽实现隔离。在外延层中进行多次选择性地掺杂反型杂质,经高温退火后形成夹层,将此夹层引出到硅片表面后偏置在合适的电位即可实现顶层和底层之间的隔离。电参数测试得到外延层和夹层之间形成的pn结的耐压为179 V,介质隔离槽的耐压为138 V。SEM图像显示介质隔离槽得到很好地实现。