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题名基于神经网络模型的优化布图技术综述
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作者
胡卫明
徐俊华
严晓浪
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机构
北京大学计算机科学技术研究所文字信息处理技术国家重点实验室
杭州电子工业学院CAD所
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出处
《电子科学学刊》
CSCD
2000年第2期325-330,共6页
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基金
中国博士后科学基金
国家自然科学基金
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文摘
本文对可用于集成电路布图的神经网络模型和神经优化计算方法作了概括和总结,比较了它们的优缺点及其在IC布图中的应用前景;分析了神经网络在集成电路布图中的应用现状和存在的问题;提出了各类优化计算神经网络模型求解集成电路布图问题的一些网络映射方法和应用方法;提出了基于神经网络的布图算法在串行机上模拟的几种速度提高方法。
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关键词
神经网络
集成电路
优化布图
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Keywords
Neural network,IC, Physical design
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分类号
TN405.97
[电子电信—微电子学与固体电子学]
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题名三维芯片多层与多核并行测试调度优化方法
被引量:3
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作者
陈田
汪加伟
安鑫
任福继
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机构
合肥工业大学计算机与信息学院
情感计算与先进智能机器安徽省重点实验室(合肥工业大学)
德岛大学工学部
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出处
《计算机应用》
CSCD
北大核心
2018年第6期1795-1800,1808,共7页
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基金
国家自然科学基金资助项目(61474035
61204046
+1 种基金
61432004
61306049)~~
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文摘
针对测试环节在三维(3D)芯片制造过程中成本过高的问题,提出一种基于时分复用(TDM)的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化(DBPSO)算法求出最优3D堆叠的布图,以便充分利用硅通孔(TSV)的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制(TAM)利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。
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关键词
三维测试
时分复用
测试调度
芯核布图优化
离散二进制粒子群优化算法
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Keywords
Three-Dimensional (3D) test
Time Division Multiplexing (TDM)
test scheduling
core layout optimization
Discrete Binary Particle Swarm Optimization (DBPSO) algorithm
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分类号
TP391.7
[自动化与计算机技术—计算机应用技术]
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