基于运行时间与资源消耗的流水线优化方法

流水线性能的评估标准包括:运行时间和资源消耗,二者随着流水线级数的变化是相互矛盾的。为了实现流水线级数与运行时间和资源消耗之间的平衡,提出了基于运行时间与资源消耗的流水线优化方法,该方法通过分析运行时间与资源消耗随流水线级数变化的规律,建立基于运行时间和资源消耗的优化目标函数,从而实现运行时间与资源消耗的优化。利用提出的流水线优化方法对遥感图像云检测算法中分形维数的计算进行优化,并与采用关键路径内部并行和计算延时均衡等方法进行优化后的流水线进行对比,运行时间最高缩短了20.9倍,运行时间与资源消耗的综合对比仅为通用流水线方法的0.33倍。实验结果表明,本文提出的流水线优化方法实现了运行时间与资源消耗的优化。

基于多层编码的遗传-粒子群融合算法流水线优化控制

针对机械加工行业中多任务加工的流水线自动优化控制问题,建立了以'多工件多工序最短加工时间'为目标,以'实际加工限制'为约束的流水线加工控制数学模型,提出一种基于多层编码的遗传-粒子群融合算法。该算法以粒子群算法思想为基础,融合了遗传算法操作和多层编码机制,可防止陷入局部最优解,并具有较快的收敛速度。针对不同规模的加工实例进行仿真,结果表明该算法完成多工件多工序的加工时间比基本遗传算法缩短了约9%,具有提高流水线利用率和机械加工生产效率的优点。

基于精益管理下的服装生产流水线优化

以精益生产管理为视角,探讨服装生产流水线的优化理论。通过对某服装企业一款T恤衫流水线案例优化的分析,介绍了精益管理下服装流水线优化过程及方法,完善优化理论。

服装线型流水线设计的优化问题探讨

本文从服装线型流水线的特点出发,分析了服装线型流水线的优缺点,提出了服装线型流水线的优化的内涵和应免的误区,对服装线型流水线设计的优化问题作一个初步的探讨。

流水线自适应格型联合处理器的FPGA设计

针对用FPGA设计梯度自适应格型联合处理滤波器时,由于自身算法复杂度引起的时钟速度过低问题,提出了一种驰豫超前的流水线优化设计方案.该方案对组成联合处理器的格型节和横向组合器的级间环路中权值更新和误差更新值,分别采用延时技术进行近似处理,缩短了关键路径的计算量,并通过FPGA的仿真设计流程得到了流水线深度和时钟速度的关系.结果表明在不改变自适应参数的情况下,采用三级流水线仅增加逻辑宏单元60%消耗,可以使GALJP滤波器时钟速度提高近30%.

航天电子单机流水线生产模式研究

本文采用某航天企业典型电子单机产品生产流程为案例,在对传统生产计划模式作定量分析的基础上,以提高生产线效率、高技能人才使用率和保持产品品质一致性作为优化目标。通过合理分配安排各工作站的工序任务和技能人员,使单机流水线生产模式得以平衡优化,在车间实际生产中具有现实应用价值。

解同步电路中的功耗优化方法

针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中窄数据特性用于优化数据通路,操作行为特性用于优化控制通路;最后采用该方法对异步传输触发体系结构(TTA)微处理器计算内核进行功耗优化设计.实验结果表明,结构优化后的异步TTA微处理器内核功耗明显减少,约为解同步异步内核功耗的60%.

基于TMS320C55X的G.729语音压缩算法全汇编优化

G.729语音压缩算法的源代码存在运算量大、在DSP上实现效率低等缺点。为加强其在低功耗便携式设备上的应用,结合C55X平台和G.729算法特点,采用合理的全汇编实现方案,开发1款高度优化的G.729全汇编代码,并给出并行指令优化和指令流水线延迟优化2种汇编代码优化方法及存储空间的优化思路。在TMS320VC5505 EVM上完成全汇编代码的测试和实时实现。测试结果显示代码运算量从1 259.9(mega cycles)/s降为25.3(mega cycles)/s,利用软件工具测得语音质量的MOS得分在3.87左右。

焊轨基地生产线瓶颈分析与优化

研究目的:为满足全国路网建设需要,原铁道部在全国布局11个百米钢轨焊轨基地,焊轨基地的焊轨作业流水线的效率是管理人员重点关注的问题。以郑州局小李庄焊轨基地焊轨生产线中"母材进轨线"至"热线"段生产流水线为例,我们发现目前实际运行的生产节拍与原定设计存在较大差距,部分工序瓶颈效应明显。同时,在双线并行的流水线系统中,调度和协调也会影响整个系统的作业效率。基于此,本文旨在通过调研、建模以及仿真试验,对焊轨生产线进行效率评估,并分析整个双线生产线中的瓶颈效应,进而对瓶颈部分提出针对性的优化方案,最后再次用仿真试验分析和验证优化方案的结果。研究结论:(1)通过调研、建模和仿真试验,发现了吊运阶段是整个"外勤-热线"段生产线的显著瓶颈;(2)针对吊运瓶颈,本研究提出了在既有7片横梁上添加一组电动葫芦解决吊运阶段的瓶颈问题;(3)提升吊运阶段效率后,"热线"段将会成为系统的瓶颈,因此提出了将"热线"段利用率最高的焊接工位的焊后检查工序调至利用率最低的粗磨工位,以提高"热线"段的线平衡和效率;(4)提出通过提升辊道的行进速度来提升"热线"段的效率;(5)通过仿真试验发现,优化方案对整个"外勤-热线"段确有优化效果,效率可提升30%~40%;(6)本研究成果可应用于既有焊轨基地针对生产效率的提升改造,也可应用于新建焊轨基地时设计参考。

基于SIMD架构的相干累加运算优化方法

针对软件GPS接收机在处理高数据流时存在的实时性问题,提出一种基于单指令多数据流(SIMD)架构的相干运算优化方法。分析跟踪环路结构、SIMD指令与相干积分累加运算量,使用多媒体扩展指令集对流水线进行优化。实验结果表明,完成1 s数据的相干积分累加计算时间为0.7 s,该运算量仅为使用普通单指令多数据流指令的6.5%,具有较高的实时性。

基于DSP与FPGA的开关磁阻电机控制系统设计与优化

介绍了开关磁阻电机(SRM)常用控制器的优劣点,结合各控制器特点,设计了一种基于数字信号处理器与现场可编程门阵列的全数字SRM控制系统,阐述了控制系统的结构以及流水线设计等优化方案。通过对实际三相12/8结构开关磁阻电机的控制,试验结果表明,该控制系统软硬件设计合理,满足了电机复杂算法的应用要求,具有较好的实时性和动态性能。

HEVC色度帧内预测模式搜索优化

在HEVC官方测试模型HM中,色度帧内预测模式依赖于亮度分量最终模式的确定,其搜索过程需在亮度模式确定后才能启动,这将影响编码器硬件的流水时序。基于硬件流水线优化研究,提出色度帧内预测模式搜索优化算法,实现色度帧内预测模式的预搜索改进,并在不同类别的视频测试序列下进行性能测试。

基于CN56xx网络处理器的网络控制器的研究

在网络处理器的平台上开发了用户管理控制系统,用于对用户上网内容和行为进行监控。网络处理器是可编程的高效网络数据处理芯片,网络控制器是用户管控系统中用于过滤数据的器件。通过实验,在硬件方面使用优化流水线这一高效的芯片处理数据的方法来提升数据处理效率,在软件方面通过使用不同的算法来优化性能,这些算法包括流过滤算法、潜在语义索引算法和IP碎片处理技术。实验结果表明,基于网络处理器的网络控制器在根据过滤和转发规则对数据过滤和转发时准确率高,速度快,非常好地达到了对用户上网内容和行为监控的效果。

一种低功耗异步乘法器的研究与实现

同步电路由全局时钟信号周期性地驱动计算,而异步电路只在需要的时候才进行运算,因此异步电路具有天然的低功耗优势。当前的解同步异步电路设计方法仅根据同步电路的物理拓扑结构进行异步设计,而没有考虑同步电路的本身功能行为及所处理数据的特点。本文首先分析了物理拓扑结构、电路功能行为及处理数据对低功耗设计的影响,然后设计实现了一款低功耗异步乘法器。实验表明,实现的乘法器相对于传统解同步异步乘法器具有更低的功耗与更高的性能。

基于功能和数据划分的H.264并行解码算法

针对H.264视频解码算法的并行模块选择、划分及解码速度优化等问题,面向TilePro64多核平台,提出一种可扩展的H.264并行解码算法。对该算法的内部功能模块进行整合和划分,根据核间数据的依赖关系,动态分配功能模块及优化算法并行效率。实验结果表明,该算法在解码效率、多核并行程度、解码时延等方面均有较好性能,相比传统并行解码算法,其并行加速比提高约25%。

TRIZ理论助力生产组织方法创新

随着市场个性化需求的变化,轨道交通装备制造呈现出小批量、多品种、短周期、多样化的生产特点。为进一步降低生产成本、提高制造效率,可应用TRIZ(发明问题解决理论)的创新理论和方法,对生产组织模式进行创新,对车辆作业内容工序分割,进行最小作业单元工艺设计。通过组合不同工种的作业人员,形成人员作业组合包,优化流水线模式。

扇束滤波反投影算法在DSP中的移植及加速

本文针对扇束滤波反投影算法在定点DSP中的移植和加速进行研究。首先介绍了滤波反投影算法在DSP移植过程中需要进行的文件配置、定点化、添加库函数等工作。其次针对滤波反投影算法的特点,并结合DSP硬件结构,总结出一整套的优化加速方案。最后,在TMS320C6455 DSK开发平台上进行实验。实验结果表明,优化加速方法获得较高加速比,DSP重建的图像有较高的质量。

A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes

This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further through adopting the full custom design method.The proposed word aligner has fabricated in 0.18μm CMOS technology with total area of 1.075 ×0.775mm^2￣ including I/O pad.Measurement results show that this circuit achieves the maximum data rate of 14.5Gb/s,while consuming a total power of 34.9mW from a 1.8V supply.