基于传输触发架构的IIR型高斯滤波实现

为了满足嵌入式领域需求,针对无限冲激响应(IIR)高斯滤波器,提出了一种定点化策略,能够有效地替代浮点数实现版本.为了进一步提高滤波速度,设计了一款传输触发架构(TTA)处理器,并针对该算法特点,定制特殊功能单元,优化存储结构.实验结果表明,对于大小为640×480的24位真彩图像,IIR型高斯滤波的TTA实现速度是通用DSP的4.12倍.

一种基于传输触发架构的中值滤波处理器

针对中值滤波算法速度慢的缺点,设计了一款基于传输触发架构的专用处理器,使得中值滤波的速度得到了大幅度的提升。其中数据存取单元采用二维寻址方式,与通用处理器相比,寻址时减少了加法指令和乘法指令的使用,提高了数据存取速度;设计了专用排序功能单元,与通用处理器相比减少了比较和跳转指令的使用。仿真和验证结果表明,在图像中值滤波处理中,该处理器比传统RISC架构通用处理器的效率有较大的提高。

基于字典压缩的TTA架构处理器代码压缩研究

为了有效减小程序代码尺寸、节省芯片设计面积,以一种采用Verilog HDL硬件描述语言的自主设计传输触发架构(TTA)微处理器为目标内核,研究并实现了用字典压缩算法对程序代码进行压缩和解压缩。根据TTA架构微处理器内核的特点,在不同压缩粒度上对代码压缩进行优化,并对经典的LZ78字典压缩算法进行代码压缩应用方面的改进。测试结果表明,优化的字典压缩算法改善了代码压缩效果。采用考虑字典大小的代码压缩率评估方法,实现了代码压缩率的有效评估。

高并行可配置的GF(p)域ECC处理器

提出一种基于传输触发架构的可配置高并行性素域椭圆曲线密码处理器。该处理器用于快速实现点乘运算,通过配置特殊的功能单元、总线以及寄存器文件堆,可针对不同安全需求进行扩展。超长指令字的指令格式使处理器具有高并行性。设计的特殊功能单元MMAU加速了模乘运算的实现。仿真结果表明,在0.18 m CMOS工艺下,处理器所占面积为83 Kgates,能工作在最大120 MHz时钟频率下,可以在0.425 s和2 ms内完成一次192 bit的模乘和点乘运算。

基于最小延时启发式搜索的TTA代码优化

针对传输触发架构下代码生成中指令调度的流水线冲突、调度死锁、资源冲突等问题,给出一种基于最小延时的遗传搜索算法模型,将软件旁路优化和资源动态分配优化整合到该模型中。实验结果表明,该算法能产生较高质量的并行代码,90%以上测试用例的指令级并行度高于表调度算法获得的结果。