基于模拟退火算法的浮点转定点自动位宽优化工具

开发了一套浮点转定点自动位宽优化软件系统(SATRANS),能够将用户输入的描述目标系统的浮点程序自动转换为位宽可配置的定点程序,并基于模拟退火算法进行自动位宽搜索,以得到满足精度要求的操作数定点位宽组合.同时,以IIR数字滤波器为例对SATRANS进行了实现与验证.结果表明,SATRANS的搜索结果优于传统贪心算法的搜索结果,并能够获得一系列满足精度要求的解,从而使得芯片设计人员能够在精度与复杂度等要素之间加以权衡,并选择一组最合适的位宽组合而用于芯片设计中.选择搜索结果中的面积最优解来配置IIR系统并在XilinxVirtex-6FPGA芯片中实现,相对于IEEE浮点单/双精度系统,其性能分别提高了12.4%和62.8%,面积的降幅分别为93.9%和97.9%.

数字下变频中的数据位宽选择

数据位宽选择是硬件设计者必须要考虑的问题,其目的是在数据精度和资源消耗之间寻求折衷。针对数字下变频的硬件实现,为了对其数据位宽进行选择,通过仿真定量分析了数据位宽与数据精度、资源消耗的关系,并在给定数据精度限制的情况下,采用基于仿真的方法进行数据位宽选择,在研究了最优解的两种搜索方法后,又提出了一种新的搜索方法,均得到了满足要求的最优数据位宽。

动态可重构环境下循环计算的位宽优化

动态可重构技术允许根据计算的运行时情况对硬件处理单元进行重构,使其位宽适合计算的需要。而且,对代表计算密集型任务的循环计算进行位宽的动态优化可达到提高处理性能,减少所消耗的芯片资源和功耗的目的。文中构造了一个处理框架对循环计算的位宽进行动态的优化,包括对循环计算的位宽变化情况进行理论和运行时的分析,以及构造1个位宽管理算法选择重构的时机和对配置文件进行调度。通过对实验结果的分析,证明了该方案具有较好的性能。

针对定点小数乘法器位宽的优化算法

提出了一种针对定点小数乘法器位宽的低功耗优化算法,阐述了其基本原理及实现方案,并通过现场可编程门阵列(FPGA)测试,验证了该算法的低功耗优化效果.在算法上,其优化指标为小数乘法器内部寄存中间运算结果的寄存器位宽;而在实现技术上,解决了目前低功耗设计中算法自身逻辑单元引入被优化系统,从而降低了系统优化效果的问题.该算法适用于对含有大量小数乘法运算的系统进行低功耗优化,例如数字信号处理、数字滤波器等.

多协议可变位宽40bits高速串口发射机

本文提出一种多协议,可变位宽发射机系统,最高数据位宽40 bits,最高数据速率10.312 5 Gbps.整个系统由归一化数据位宽(Normalization of Data Width,NMDW)变换电路,40:1合路器(MUX),时钟分布电路及3抽头前馈均衡器(Feed-Forward-Equalizer,FFE)组成,文章中提出了改进的40:1 MUX电路结构.本文采用SMIC 40 nm CMOS工艺,电源电压1.1 V.发射机(Transmitter,TX)整体功耗34mW@10.3125 Gbps,信道前差分输出眼图最大幅度大于800 mV.同时,本发射机支持4种不同协议,7种不同数据速率,9种工作状态,工作温度范围-45℃~125℃.

一种位宽可变的CRC校验算法及硬件实现

在箭上通信中,数据校验是必不可少的,循环冗余校验CRC就是一种普遍采用的校验方法。本文介绍了箭上设备通信框图,比较目前在箭载计算机中普遍采用的几种基于FPGA的CRC校验算法。在分析不同算法优缺点基础上,提出一种输入数据位宽可变的串行计算算法。该算法耗费资源少,配置灵活,易于移植,适合在各类箭载计算机的FPGA平台上实现CRC校验码实时计算。目前该算法已经过仿真验证,并在新一代运载火箭飞行试验中得到成功应用。

WLAN+WiMAX=全方位宽带无线

WLAN即无线局域网，结合了无线通信技术和计算机网络的优势，以无线信道为传输介质，实现在短距离内的无线网络通信。无线局域网的基础还是传统的有线局域网，它只是在有线局域网的基础上通过无线访问点（AP）、无线网桥、无线网卡等设备使无线通信得以实现。

RocketIO^(TM)GTP在串行高速接口中的位宽设计

Virtex-5RocketIOTMGTP是Xilinx公司根据高速串行接口开发市场对高性能GTP的特殊要求而开发的一款具有通用性、易用性、低功耗和低成本特性的GTP收发器。文章针对Virtex-5RocketIOTMGTP收发器的串行高速系统接口开发过程中位宽转换的几个技术问题提出了解决方案,并以SATA2.0开发为例,通过XilinxVirtex-5XC5VLX50TFPGA验证方案进行了可行性验证。

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.

位宽优化中乘法运算的一种自动范围分析方法

乘法是硬件平台中最基本的非线性运算,而且在自动位宽优化过程中,目前的范围分析方法没有在精确的范围分析结果和计算复杂度之间做很好折衷.为了在较低的计算复杂度前提下更准确地分析乘法运算结果的范围,提出了改进的仿射近似法(NAA).在改进的仿射近似法中,利用额外噪声项来表示近似产生的误差,并根据误差的特点把误差分成两部分,在不增加计算复杂度的前提下更准确地估计误差的范围.新方法的计算复杂度是O(M1),其中M1是乘法的两个操作数中非零噪声个数的和.实例分析表明,利用该方法得到的乘法结果范围的准确程度是用简单估计法得到的准确程度的1.47倍,和切比雪夫近似法的准确度接近.

FPGA嵌入式多位宽SRAM的加固设计与实现

本文基于汉明码EDAC算法提出了一种现场可编程门阵列(FPGA)嵌入式多位宽SRAM(BRAM)抗辐射加固方法。通过开发FPGA程序,利用FPGA资源配置编解码电路,简化了BRAM的内部结构,从而使芯片面积、成本降低;利用状态机进行数据容错处理,提高了系统可靠性。通过上述方法解决了在复杂空间环境下,多位宽BRAM不易加固的技术问题。本方法已成功应用于中电科五十八所某款FPGA中。经测试表明:根据配置实现了8bit、16bit、32bit位宽数据抗辐照加固,且BRAM抗单粒子翻转阈值达到37MeV.cm^(2)/mg以上。

郑州铁路职业技术学院：高站位宽视野认真做好思想政治工作大文章

郑州铁路职业技术学院以培养又红又专、德才兼备、全面发展的技术技能人才为己任，追求卓越，彰显特色，就业率和就业质量稳居全国高职院校前列，育人质量和办学水平深受社会各界好评。学校涌现出了全国劳动模范、全国技术能手、全国最美青工等毕业生先进典型，模范事迹被中央电视台、《光明日报》、新华网等媒体以《接触网上蝴蝶飞》《地铁保电大师》等为题多次报道。问渠那得清如许？为有源头活水来。

基于FPGA的16位宽加载电路的8位宽加载方法

SRAM型FPGA具有掉电易失性,因此上电后需要从外部存储单元加载配置文件才能实现相应功能。分析了FPGA的配置过程和配置文件(bitstream文件)的结构,同时针对其并行加载电路,提出了一种方法,在不改变16位宽加载电路硬件的情况下,通过对文件进行修改并写入配置Flash中,最终实现让FPGA以8位宽方式完成加载。该方法的优点是既可以在高位配置引脚出现故障时降低硬件的维修成本,也可以增加研发过程中FPGA配置方式的灵活性。对该方法进行了板级测试,板级测试结果显示该方法切实可行。

一种基于位宽调节的低功耗DCT电路设计

本文提出了一种基于位宽调节的低功耗离散余弦变换(DCT)电路设计。该方案利用了DCT的能量集中特性,在近似DCT的基础上重新设计了近似系数并对其位宽进行调节,借此减小了高频输出中间运算的位宽,降低了运算的复杂度。在0.18 um的CMOS工艺下实现该电路,仿真结果显示相较于传统DCT,提出的结构在面积上减小了36.0%,功耗上降低了62.6%,但PSNR只损失了4.3 dB。同时,与其他的近似DCT相比,提出的结构具有显著更低的功耗,能够满足一些低功耗场合的要求。

基于FPGA的双符号数128位宽位乘法运算器件的设计

文章提出了一种由128位双符号数全加器构成的以时序逻辑移位方式设计的双符号数128位宽位乘法器,此乘法器比与逻辑阵列和加全加器构成的乘法阵列占用宏单元硬件资源少,结构简单,由于使用基于VHDL语言模块化设计和现场可编程门阵列FPGA的电子实现,有利于器件性能的升级与位数扩充,所以本设计具有经济性和实用性两大特性。

如何计算显卡显存的位宽

飘兰：我想买块新显卡，听说显卡的显存位宽是个很重要的参数，怎么分辨显存的位宽呢?

显存位宽释疑

很多朋友知道现在流行的nVIDIA系列显卡中,TNT2-M64和MX200-MX400的显存位宽的区别在于64bit和128bit的区别,那么大家怎样来区别呢?有一个朋友告诉我UNIKA新上市的小妖G的显存位宽是64bit的,MX400不装128bit的显存装64bit,还是大名鼎鼎的小妖G,是非常奇怪的！

显存位宽轻松辨认

MX440SE显卡是目前市场上销售火爆的中低端显卡之一,MX440SE显卡是MX440显卡的简化版。所谓简化版在功能上并没有简化,只是在核心频率及显存频率上有所下降罢了,它的出现是为了逐步取代MX400和MX420的地位。MX440SE显卡的标准核心频率及显存频率分别为250MHz及333MHz,比MX440显卡的270MHz及400MHz要低一些,但在其他方面与MX440显卡是一样的。64MB 6ns 128bit DDR显存是其标准配置,单从这一点来说,整体性能绝对不会逊于采用64MB64bit DDR显存的MX420显卡。市场上有些产品是采用MicroBGA封装或速度更快(如4ns或5ns)的显存,超频性能非常好,将其默认频率超高后性能将大幅超越MX420显卡。随着众多厂家纷纷生产MX440SE显卡,市场中的MX440SE显卡品牌也越来越多,价格也越来越低。

65nm FPGA中基于位宽选择的高速Block RAM设计

针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS工艺技术,可以实现1bit×16k,2bits×8k,4bits×4k不带校验位和9bits×2k,18bits×1k,36bits×512带有校验位的6种位宽选择模式,3种写入模式的双端口独立工作.文中针对位宽配置选择功能提出了一种单元可重复的电路结构,同时采用模拟位线延迟反馈机制实现了Block RAM较高的工作频率.流片测试的结果表明Block RAM可以实现真正的双端口独立工作,其6种位宽模式和3种写入模式功能正确,开关参数延迟可以达到2.25ns,与Xilinx同等功能、规模的芯片Virtex-4中内嵌Block RAM相比,性能接近.