基于FPGA的移位减法除法器优化设计与实现

对一般除法器的运算过程进行分析可得出,通过快速移位操作可以实现操作数有效位的对齐,从而减少运算所需的周期,提高运算速度。设计了优化的移位减法除法器的总体结构,并详细给出了关键模块的设计。实现了32位无符号整数除法器,仿真和综合结果表明其功能正确,使用逻辑量小,运行频率可达99.23MHz。

HyperTransport端设备接口的设计与实现

根据HyperTransport I/O Link Specification Revision3.00[1-2]协议,基于现场可编程门阵列器件设计实现了超传输协议(Hy-per Transport,HT)的端设备(Cave)接口。给出了8位HT Cave接口的体系结构,包括物理层、同步对齐层和协议层[3]。该接口实现了收发全双工3个虚通道设计,解决了HT链路与HTCore内部总线的位宽匹配对齐问题,设计实现了用于HT包解析处理的主要部件PPE。HT Cave的用户接口为Atlantic[4]接口。基于Altera FPGA实现的HT Cave接口与AMD芯片组的联合测试结果说明:HT Cave的HT链路接入带宽为1.6 GB/s。