任意占空比数字信号位同步时钟盲提取的数字实现

该文用FPGA和DSP设计的双核数字系统结合软件算法完成了任意占空比数字信号的自动识别,实现了较宽范围的位同步时钟盲提取。同时根据双向打点原理,详细分析了盲提取位同步时钟频率产生误差的原因,并总结出双向打点盲提取频率相对误差和最大相对误差的公式。该公式对所有双向打点系统具有理论指导和工程实践意义。通过测试,采用150 MHz的打点时钟,对于12 Kbps以下的单极性非归零数字信号,可以很好地实现盲同步的频率跟随性。实验数据表明:对于相同速率的单极性非归零码(NRZ)和占空比为D的单极性归零码(RZ),RZ的盲提取频率相对误差是NRZ的1/(D,1−D)_(min)倍。实验结论证明该文建立的盲提取频率相对误差公式是正确的。

基于现场可编程门阵列的位同步时钟提取技术研究

在对基于锁相技术的位同相时钟提取技术研究的基础上,论述了基于现场可编程逻辑(FPGA)技术实现的GPS测量信息的位同步时钟信号提取电路模块组成工作原理、关键技术、及其实现途径,并通过了软件仿真。

一种基于FPGA的位同步时钟提取电路

本系统主要对伪随机序列数据流中的位同步时钟提取和位同步时钟频率测量进行重点设计,采用ALTERA提供的Cyclone V 5CSEMA5F31C6芯片作为主控制器。该系统的创新点在于接收端在传统的数字锁相环(DPLL)的基础上还采用了一种等精度测频法来捕获位同步时钟的频率。通过多项测试,分析并记录数据,结果显示该系统的各项指标均能较好完成设计要求。

位同步时钟提取电路的设计与实现

该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中,整形电路利用滞回比较器,提高系统的抗干扰能力;高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题,提高了提取时钟的准确性和稳定度。通过测量,提取的位同步时钟误差小于1%,且其抖动小于一个位同步周期的10%。

数字锁相环在位同步提取中的应用

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。

高速NRZ码同步时钟提取设计及FPGA实现

为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用VerilogHDL语言进行代码编写,基于FPGA进行了验证。应用误码仪实测表明:在发送波特率为1Mbps的PN17伪随机序列时,时钟同步后误码率小于10^-7;最高时钟恢复速率可达50Mbps。实际应用中具有很好的适用性和抗干扰性。

基于FPGA的光纤通信系统的设计与实现

光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA(Design Analyzer)、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。

TLC2934的原理及在光纤通信中的应用

介绍了TI公司的压控振荡和锁相环综合芯片TLC2934的内部结构和功能 ,给出了一个简单、稳定的、可在光纤通信系统中作为位同步时钟的18倍频器电路的设计方案。该电路具有简单实用。

专利文献集锦

No:V20013 加密语音编码器 一种加密语音处理器结构,它不需应用外部密码同步而提供出增强的安全性,语音质量下降极小。实现这一点是在发射机侧装入一个块密码器和密钥流发生器,用以加密编码的语音比物块。加密码器中使用一种可逆的密码学算法和内部密码同步。