基于近似Booth4编码的新型低功耗乘法器

随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术和乘法系数优化的方法,提升传统Booth4乘法器的运算速率,降低乘法器的功耗。与传统Booth4乘法器相比,该新型Booth4乘法器的功耗和延时分别降低了16.9%和22.9%。为了验证新型Booth4乘法器的实用性,利用其对图像Lena和Gameraman进行图像滤波处理,结果显示图像质量参数为优。

一种16×16位高速低功耗流水线乘法器的设计

提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。

基于新型压缩树的近似Booth乘法器

随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。

面向可容错计算的近似Booth乘法器设计

本文提出了一种通过近似因子来实现精度可调的近似Booth乘法器的设计方法,并利用归一化的平均误差距离及功耗延时的乘积来评估近似乘法器的可靠性与硬件复杂度.综合考虑可靠性与硬件复杂度,本文所设计的近似乘法器与已有设计方案相比性能更优,并在图像处理等可容错计算应用中显示出较好的应用价值.

一种宽位乘法器设计方案

如何以合理的代价构造尽可能高速的低功耗的乘法器，尤其是位数较宽的乘法器(如32^*32，54^*54和64^*64等)是微处理器数据通路设计中极其重要的环节。文中使用一种折衷的补码分段Booth乘法器。经过论证，最后通过布局布线后的结果看出，补码分段Booth乘法器规模小，速度高，非常适合低功耗嵌入式应用。