高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种可暂停的低功耗DMA控制器设计及验证

通过分析直接内存存取(DMA)控制器的工作原理和主要功耗来源,发现其在空闲状态时依然存在功耗较高的问题,为了解决空闲状态功耗损失问题以及满足DMA控制器实际传输过程中可能出现的暂停需求,提出了一种可暂停的低功耗DMA控制器设计方案。采用自适应时钟控制机制,通过加入时钟门控技术,根据DMA数据传输需求动态调整时钟,使DMA引擎模块功耗降低了62%。针对暂停需求,采用了一种可暂停的控制策略,通过加入暂停指令,实现对DMA传输的实时暂停和恢复,提高了DMA控制器的灵活性。为了保证DMA控制器功能的正确性和完备性,采用基于覆盖率驱动验证(CDV)的验证策略,划分DMA控制器的功能点,针对每个功能点编写测试用例,搭建通用验证方法学(UVM)仿真验证平台,进行大量随机测试和定向测试,给出了测试的结果以及完整的覆盖率分析结果。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。

一种采用格雷码的低功耗软启动电路设计

介绍了一种采用格雷码的低功耗软启动电路,采用数控软启动技术,克服了传统软启动电路需外接大电容、增加引脚数等缺点,消除了大电容带来尺寸面积与匹配性的影响,提高了DC-DC转换器的稳定性:软启动电路调用了一种控制逻辑的编码方式,即格雷码编译。此模式的转换方式为,在电位逐渐增加期间,仅有一个码点发生改变。有效避免了码位变化时诱发的误输出,减少了普通二进制编码在频繁变化下产生的尖峰电流。格雷码的转换模式可以减小系统误差,提升整体电路的稳定性,在全部编译结束后,软启动结构自动切断整个编码系统,实现此结构的低功耗模式。

铁路系统中传感器的低功耗电源管理系统设计

探讨铁路系统中无线传感器的低功耗电源管理策略,并提出一种创新的改进策略。先介绍了铁路传感器系统的架构和相关的能源管理电路设计,然后分析了系统的状态转换过程,包括状态切换时间点和功耗问题。基于这些分析,提出一种自适应功耗模块激活策略,该策略根据传感器传输数据的频率和重要性来动态调整功耗模块的激活频率。此外,还研究了基于状态切换的功率优化方法,以最大限度地减小功率消耗。

一种6倍无源增益低OSR低功耗的二阶NS SAR ADC

针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98μW。

一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

一种12位低功耗电阻串架构DAC

利用分段式电阻串结构,基于CMOS工艺设计了一款12位3.4 MHz低功耗数模转换器(DAC)芯片。结合建立速度和静态性能的设计指标,确定“5+7”式分段结构,在保证建立速度的条件下考虑到电阻的失配性,实现良好的微分非线性(DNL)和积分非线性(INL)特性。后仿真结果表明,在3.4 MHz速度下,常温下DNL为0.14 LSB,INL为1 LSB,在-40~125℃下,DNL为0.6 LSB,INL为2 LSB,并且表现出-84 dB的总谐波失真(THD),以及在3 V电压下378μW的极低功耗,版图面积缩小到1.09 mm×0.91 mm。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

节点仪器采集电路低功耗设计技术探讨

近年来,随着高精度勘探技术的逐步规模化应用,无论单个项目投入设备数量,还是应用项目比例,节点仪器都呈现出增长的趋势。本文在介绍节点仪器产品现状的基础上,分析了其采集电路组成及工作功耗的主要影响因素。最后,从关键器件选型、硬件电路、固件低功耗优化设计等方面阐述了节点仪器采集电路的低功耗设计思路,并给出具体的验证实例,以期为今后体积小、重量轻、续航时间长、综合技术性能更优的节点仪器研发、制造提供参考。

基于物联网的低功耗通信协议软件设计与实现

本文深入研究了一种基于物联网的低功耗通信协议软件系统,旨在解决物联网设备能耗高、寿命短的问题。通过优化网络的数据封装与传输机制以及节能策略,实现高效、可靠的物联网通信。数据封装与传输机制采用自适应速率控制和确认重传机制,提高传输可靠性。节能策略通过休眠模式和动态功耗管理显著降低设备能耗。

基于5G通信技术的低功耗电源系统设计的优化研究

随着科学技术的高速发展,5G技术推动着人类社会的进步。5G通讯电源系统是网络建设的基础,需要同时满足4G、5G通讯技术的基础路径,以适应不同网络环境的发展需求,因此要构建好5G通信技术的低功耗电源系统的针对性技术解决方案。通信电源可以提供稳定电能给移动通信设备,防止设备出现断电故障,是通讯系统中的重要组成部分。本文分析5G基站的功耗,以及当前为5G基站供电的困难,从而探讨5G网络在DC机房电源问题中的解决方案,并对5G通信技术的低功耗电源系统进行设计与优化,为5G基站的供电优化提供参考。

基于高密度计算的多核处理器电力芯片低功耗设计系统

多核处理器电力芯片是目前多种系统的重要组成部分,设计低功耗电力芯片,能够更好地保证系统正常运行。目前设计的电力芯片低功耗系统运行速度较慢,功耗难以达到用户要求,为此该文应用高密度计算设计了一种多核处理器电力芯片低功耗系统。兼容系统多核处理器与层次化AHB总线,探索处理器电力芯片的整体结构,集中处理存储数据信息,不断调整系统算法参数,通过高密度分析引入矩阵进行数据解析,确保运行过程的安全性。在分析处理器调度性能的基础上,利用高密度处理对数据进行层次化处理,避免数据冗余造成的系统运行故障。实验结果表明,引入所设计系统后电力芯片功耗减少了60%,加速比达到3.992,可以有效提高电力芯片运行性能。

基于STM32的物联网设备低功耗设计与优化

本文以基于STM32微控制器的智能家居照明系统为例,探讨了物联网设备低功耗设计与优化的方法。介绍了智能家居系统在物联网中的重要性,并指出了低功耗设计的关键性,详细阐述了系统的低功耗设计策略与低功耗通信技术,并进行了低功耗测试与评估。结果显示:优化后系统的待机功耗降低约47%,运行状态下的功耗降低约32%。这说明本试验的低功耗设计方案在实际应用中具有良好的可行性和有效性,可以为智能家居照明系统的长期稳定运行提供重要支持。

集成电路的低功耗设计策略分析

集成电路是现代电子设备的核心,其功耗对设备的性能和续航时间有着重要影响。随着集成电路规模的不断扩大,功耗问题日益严重,低功耗设计成为集成电路设计的重要研究方向。故此将针对集成电路的低功耗设计策略进行分析,从设计意义、设计思路等方面展开探究,总结相应的低功耗设计方法,为提高系统的性能和可靠性提供学术支持。

低功耗高速比较器的新结构设计

阐述通过优化电路结构设计,采用低功耗工艺和设计技术,实施智能控制和自适应调节策略,运用比较器阈值的灵活调节技术,开发一种卓越性能的比较器。仿真实验表明,该比较器反应迅速,稳定性强,适合低能耗和高速响应的应用环境。

一种低功耗快速启动24MHz晶体振荡器电路的设计

阐述一种低功耗快速启动24MHz晶体振荡器电路,该电路通过对晶体输出管脚振荡幅度的峰值检测,将检测结果和一个参考电压进行比较,实现对晶体振荡器的偏置电流动态调整,从而达到控制晶体振荡器振荡幅度的目的。仿真和测试结果表明,该晶体振荡器启动时间小于1ms,整个电路消耗的电流可以控制在260μA以内。

低功耗时钟门控电路设计研究

在电子设备的电源管理领域,时钟门控电路在降低电源能耗方面发挥着关键作用,但其本身也会产生一定的能量损耗。文章专注于研究时钟门控电路的低功耗设计。首先,介绍时钟门控技术的概念;其次,提出一种全新的时钟门控电路设计策略,旨在实现更高的能效和性能;最后,通过对比实验验证了设计的有效性。通过优化电源电路的运行,从而提高能效。

集成电路设计中的低功耗技术发展趋势与挑战分析

随着科技的飞速发展,集成电路(IC)在各类电子设备中的应用日益广泛,其性能和功能不断提升,然而随着集成电路规模的不断增大功耗问题也日益凸显,成为影响电子设备续航时间、散热及性能的关键因素,低功耗设计技术作为集成电路领域的研究热点,旨在以最小的能量成本实现功能完备、高性能的集成电路系统,本文将对集成电路设计中的低功耗技术发展趋势与挑战进行详细分析,探讨其技术方法、面临的挑战及未来发展方向。

一种10bit低功耗SAR ADC设计

设计了一种10 bit、1 MS/s低功耗SAR ADC,在传统SAR ADC的基础上改进了电容阵列的算法,加入了高位隔离开关,改进了栅压自举开关的电路。采用SMIC 55nm CMOS工艺实现了电路,工作电压为1.2 V,在采样频率为1 MHz,输入信号频率为16.601 kHz时,有效位数(Effective Number of Bits,ENOB)为9.82位,信噪比(Signal to Interference plus Noise Radio,SNDR)为60.91 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为72.92 dB,得到平均功耗为1.38μW,优值为1.34 fJ/convertion-step。