一种高精度低噪声低压差线性稳压器电路

在现有产品基础上加以改进,设计一种高精度低噪声低压差线性稳压器电路。设计采用折叠式共源共栅结构放大器来降低噪声,提高增益;使用PMOS管代替过热保护电路中的电阻,降低功耗,同时采用栅极驱动结构以及电流控制方式实现开关管导通与关断。基于TSMC 0.35μm B iCMOS工艺结合Cadence软件进行设计、版图绘制和前、后仿真,在后仿真中得出相关参数值。对各参数做出详细分析,并对不同频率下的电源电压抑制比进行了对比。实验结果表明本设计达到了高精度低功耗的设计目标。

超低功耗无片外电容的低压差线性稳压器

为了减小无片外电容低压差线性稳压器(LDO)的功耗并提高稳定性,提出带有阻抗衰减缓冲器的LDO.该LDO主环路采用三级运放结构,具有动态偏置并联反馈结构和摆率增强电路的缓冲器作为中间级,驱动PMOS功率管.使用嵌套密勒补偿方式(NMC),将低频主极点放置在第一级输出,将缓冲器输出极点和LDO输出极点作为次极点构成极点-极点追踪,达到无片外电容LDO稳定性和瞬态响应的要求.芯片采用GSMC公司的130nm CMOC工艺模型设计并经流片测试.测试结果表明:在1.6~4V输入电压下,输出1.5V电压,最大输出电流为1.5mA时静态电流小于881nA.测试结果验证了设计要求.

基于BP神经网络的低压差线性稳压器电磁干扰损伤模型

低压差线性稳压器(LDO)在电磁干扰影响下会发生不同程度的性能受损,进而影响到整个系统的电磁兼容性能。为解决这一问题,提出了一种基于误差反向传播(BP)神经网络的建模方法,并使用遗传算法优化网络初始权值与阈值矩阵。采用直接功率注入法设计电路板,在100 MHz^1 GHz频率范围、-15~25 d Bm W功率范围内对LDO进行电磁干扰注入实验;采样LDO的输出作为训练数据,对不同结构的BP神经网络预测性能进行对比,选取合适的网络结构,进而构建LDO的电磁干扰损伤模型。从多个角度使用模型预测了电磁干扰对LDO输出数据和传导电磁敏感性的影响,并进行实验验证;最终采用该模型预测了LDO的传导电磁敏感度,并对比分析了模型预测数据和实验测试数据。结果表明,在100 MHz^2 GHz频率范围内,模型仿真输出与LDO测试输出的最大相对误差<8%,模型仿真所得电磁敏感度与实验测试数据的最大相对误差<9%。

0.13μm BiCMOS低压差线性稳压器

设计了一种0.13μm BiCMOS低压差线性稳压器(LDO),包括BiCMOS误差放大器、带软启动的BiCMOS带隙基准源、"套筒式"共源-共栅补偿电路等。为了改善线性瞬态响应性能,在BiCMOS误差放大器的前级设置了动态电流偏置电路。由于所设计的BiCMOS带隙基准源对温度的敏感性较小,故能为LDO提供高精度的基准电压。对所设计的LDO进行了工艺流片。流片测试结果表明,该LDO可提供60 mA的输出电流且最小压差只有100 mV。测试同时验证了所设计LDO的负载和瞬态响应都得到改善:负载调整率为0.054 mV/mA,线性调整率为0.014%,而芯片面积约为0.094 mm2,因此特别适用于高精度、便携式片上电源系统。

一种低噪声高电源抑制比CMOS低压差线性稳压器

提出了一款基于标准0．18μm CMOS工艺的低噪声高电源抑制比（PSRR）CMOS低压差线性稳压器（LDO），其中包括了带隙基准电路。对LDO和带隙基准电路的噪声和电源抑制进行了建模分析，并得出了电路设计原则。根据设计原则使用两级误差放大器实现了低噪声高电源抑制性能，并且通过合理的频率补偿保证了电路稳定。测试结果显示，LDO输出在-40～120℃温度范围内的温度系数约为48×10^-6/℃；在1～100kHz频率范围内输出噪声电压约为37．3μV；在1kHz和1MHz处的PSRR分别大于60dB和35dB；芯片总面积约为0．27mm^2，无负载电流约为169μA。

一种带阻抗补偿的低功耗低压差线性稳压器

为了解决典型低压差线性稳压器(LDO)在全负载范围内的稳定性问题,采用了低阻抗设计的缓冲器来驱动调整管,即采用动态分流反馈偏置技术来降低缓冲器的输出电阻,以将调整管栅极处的极点推向更高的频率范围且不消耗大电流。完成了一款在全负载范围内有足够相位裕度的低功耗LDO的设计,并采用HHNEC 0.18μm CMOS工艺实现版图设计,芯片的尺寸为150μm×120μm,输出电压为1.8 V,空载静态电流为5μA,额定电流为20 mA。与普通的LDO相比,本款LDO具有更高的相位裕度和更好的瞬态特性,在全负载范围内相位裕度的最小值大于65°,负载调整率小于2%。

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/Hz^(1/2)@100kHz,14nV/Hz^(1/2)@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@1kHz,低2dBc@200kHz.

多种保护电路的低压差线性稳压器设计及仿真

针对电路系统中对低压差线性稳压器高稳定性要求,以及在使用过程中过热及输出电流过大而使电路遭到破坏.提出了一款具有过温保护、短路及限流保护功能的LDO,采用电压与温度成正比的器件感知电路中的温度,将正温度系数电压与恒定电压相比较作为控制信号,利用将输出电流镜像到某个电阻上,其电压与一个恒定电压相比较,调节流过功率管的电流,以达到限流保护.结果表明:过温保护电路的迟滞温度为30℃;过流保护电路在负载电流达到812mA时开启保护;短路保护电路当输出电压小于0.7V时开启保护.在0.1μF电容负载上进行了仿真验证.

低压差线性稳压器电磁抗扰度测试与建模

采用直接功率注入法,在1 MHz^2GHz频率范围的传导电磁干扰下,测试获得了低压差线性稳压器的传导电磁抗扰度。针对抗扰度仿真预测,提出了一种以Taylor级数表示的非线性系统和以线性滤波器表示的线性系统的级联模型,同时对于测试系统中分立器件采用传统集总参数方法建模,最终实现低压差线性稳压器的传导电磁干扰仿真。仿真结果表明,模型在1 MHz^2GHz范围内预测的抗扰度和测试数据具有很好的一致性。

低压差线性稳压器瞬时电离辐射试验方法

在核爆环境下,要求低压差线性稳压器(LDO)的输出电压能够快速恢复。本文定性分析了瞬时电离辐射后LDO的输出电压恢复时间与负载电阻的关系;在"强光一号"加速器上开展了相应的瞬时电离辐射效应试验研究。对比分析不同负载条件下的输出电压恢复时间,发现两者密切相关,通过合理调整输出负载电阻值,可以有效地减小瞬时电离辐射后电路的恢复时间。辐射试验结果表明,经过瞬时电离剂量率为1.0×10^(11 rad(Si)/s辐照后,采用适当负载的LDO的输出电压恢复时间可小于100μs。

一种应用于低压差线性稳压器的新型折返限流电路

针对大功率负载的电源管理芯片容易出现过载、短路问题,提出一种利用采样电流转化为采样电压的限流模式折返保护电路。该电路限流环路利用缓冲器双支路实现实时控制,其工作状态随输入电压有所转变,hspices仿真实验验证了该电路限流值稳定,基本不随着电源电压的变化而变化,而且芯片的短路功耗降低60%。采用联华电子公司0.5μm 5 V的CMOS工艺线在低压差线性稳压器(LDO)中进行了投片验证,实测芯片常值限流200 mA、折返限流80 mA,自身静态电流极低仅2μA左右。投片测试结果表明,该电路起到保护作用的同时,符合现代电源管理芯片对高效率低功耗的要求。

一种低功耗无片外电容低压差线性稳压器设计

为降低LDO稳压器在芯片中的占用面积、减小待机状态下的电流消耗,设计一种低功耗、无片外电容的新型LDO。设计中采用动态电流偏置电路以及全新的电流负反馈型电压驱动电路,来提高LDO线性调整率。通过实验与其他设计方案对比,观察在一定输入电压、输出电压条件下,负载电流变化对最大上冲电压、下冲电压的影响。新设计LDO在空载条件下消耗的电流为3.13μA,在降低功耗同时提高了过充电压抑制能力,有着明显的产品优势,低功耗应用前景广阔。

一种基于低压差线性稳压器的放大器设计

设计了一种静态电流约为0.6μA的运算跨导放大器电路,并已经成功地应用于一款超低静态电流的新一代低压差线性稳压器芯片中。此放大器的突出优点是与Foldback过流保护电路融合在一起,使得芯片不需要专门的限流模块,大大减少了器件与电流支路,极大地提高了电流利用率,实现了超低功耗。

一种带保护电路低压差线性稳压器的设计

文中介绍了一种低压差线性稳压器电路,为使芯片安全、可靠工作在此低压差线性稳压器结构上增加过流、过压保护电路。本电路使用TSMC0.25um CMOS工艺设计,在Cadence Spectre仿真环境下的仿真结果表明过压保护阈值为4.728 V,过压恢复阈值为4.536 V,过流保护电路在电流大于2A时起作用。

基于低压差线性稳压电路的专利技术综述

低压差线性稳压电路 （即 LDO, Low Dropout Regulator） 以其电路简单, 噪声低及功耗低等优点, 在电源管理领域获得广泛应用.本文对基于低压差线性稳压电路领域发展的专利申请趋势、 专利申请产出国和专利申请人分布进行了统计分析, 并针对重点专利发展技术的低噪声、 高电源抑制比技术, 瞬态响应技术以及无片外电容技术的三大主要技术分支, 对其技术手段的实现以及技术方向的发展脉络进行了统计分析.

低功耗无片外电容的低压差线性稳压器

设计了输出电压为3.3 V,最大输出电流为100 mA的无片外电容低压差线性稳压器(LDO).该芯片采用并行结构的微分器和大米勒电容,通过比例调节和微分调节结合的方式,利用微分器电路在瞬间提供大的转换电流,克服了无片外电容LDO在负载和电源电压变化时输出电压跳变过大的问题.芯片采用CSMC公司0.5μm工艺模型设计,并经过流片.测试结果表明,在5 V工作电压下,当负载电流从100 mA在1μs内下降到1 mA时,输出电压变化小于600 mV;电路的静态电流小于4.5μA.测试结果验证了电路设计的正确性.

一种抗辐射加固型低压差线性稳压器的研制

介绍了一种抗辐射加固型低压差线性稳压器(LDO)的电路设计,内部集成了精密基准源、误差放大器、输出调整管和上电复位时间控制等模块电路。重点介绍了采用总剂量、中子效应的器件参数变化预估方法进行仿真验证。芯片采用0.6μm Bi CMOS工艺制造,测试验证结果表明,产品在满足使用要求的同时,具备抗电离总剂量3×10~3 Gy(Si)、抗中子注量0.6×10^(14) n·cm^(-2)的性能,适用于核辐射环境。辐射测试结果证明了设计的正确性。

一种快速瞬态响应的低压差线性稳压器设计

设计了一种应用于片外大电容场景下的具有快速瞬态响应特性的LDO。电路通过采用负载电流采样负反馈的结构构成了一个高带宽的电压缓冲器。该LDO使用具有电容倍增功能的共栅共源补偿结构,在外挂1μF负载电容的条件下,仅需500 fF的片上补偿电容即可保证在全负载范围内的稳定性。此外,通过使用自适应偏置技术,在减小轻载功耗的同时进一步提升了瞬态响应速度。电路采用0.18μm CMOS工艺进行设计与仿真验证。仿真结果表明,在LDO的输入电压为1.2 V、输出电压为1 V时,当负载电流以0.1μs的速度在150 mA和100μA之间切换时,最大电压变化仅为10.7 mV,输出电压恢复时间小于0.7μs。

28nm工艺低压差线性稳压器（LDO）设计

随着便携式电子产品的快速发展,高性能电源管理电路越来越重要。LDO电路与其他类型的电源电路相比,结构简单、功耗低、噪声低,更适合小型电子产品。经过深入研究,设计了一款基于28nm工艺的低压差线性稳压器,并通过仿真得到了电路性能参数,然后通过电路级的优化以提高某些性能指标。最终得到的LDO电路能够稳定输出0.9V的电压,并且在温度系数,低功耗和低噪声等方面表现良好。

高电源抑制无输出电容NMOS低压差线性稳压器设计

为了提高电源抑制能力以便降低输入电压的噪声影响,提出了一种适用于无输出电容NMOS低压差线性稳压器的电源抑制PSR(Power Supply Rejection)增强方法。针对直流PSR和带宽增强,设计了相应的直流PSR补偿电路和电容消除电路。使用0.18μm CMOS技术进行了具体实现。模拟和测量结果验证了提出PSR增强技术的有效性。实验结果显示,相比于传统的低压差线性稳压器,提出的稳压器具有更好的PSR性能,可使PSR达到-84.3 dB并始终小于-75.2 dB,同时能够提供25 mA的输出电流和1.2 V的输出电压。