一种基于22 nm FDSOI工艺的低噪声快速锁定电荷泵锁相环

基于22 nm全耗尽绝缘体上硅(Fully Depleted Silicon-On-Insulator,FDSOI)工艺设计了一种能够快速锁定的电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)电路,该锁相环利用FDSOI器件背栅偏置的特点来提升压控振荡器性能,采用了无死区的鉴频鉴相器(Phase Frequency Detector,PFD)和低失配电流电荷泵(Charge Pump,CP)以及低相位噪声结构的压控振荡器(Voltage Controlled Oscillator,VCO)。研究了相位噪声的理论模型,基于理论参数进行电路设计和电路噪声降低。仿真结果表明,该锁相环锁定时间3μs,CP电流失配小于1%,VCO相噪水平达到-100.4 dBc/Hz@1 MHz,版图面积为0.14 mm^(2)。该锁相环具有锁定速度快,相噪低,频率精准等优点。

面向高速云端设备的10.3125Gbps Serdes IP

Ser Des作为光纤通信系统的物理层,主要完成对光纤中传输的数据进行并行化处理和解串的功能,对整个通信系统的性能有很大影响。本文介绍10.3125Gbps Ser Des的电路结构,对高速串行接口技术进行了研究。提出了一种基于Jitter Clean锁相环结构的Ser Des设计方案,并重点研究了Ser Des核心部分如低噪声锁相环、复合式驱动器、判决反馈均衡器等设计。Ser Des IP的发射端与接收端设计了内建自测试电路能够更容易地对芯片进行功能验证,并有效检测到Ser Des内部重要模块的工作情况。锁相环是Ser Des中的重要模块,主要作用是产生片内高速时钟,将低速并行数据串化为高速串行数据,同时也可以为接收链路中的时钟数据恢复电路提供参考时钟。设计了10.3125GHz低噪声锁相环适用于10.3125Gbps Ser Des,设计中锁相环采用对电源的噪声有极高抑制且产生极低抖动的电压控制振荡器。设计采用复合式结构驱动器,在考虑速度、功耗的前提下,通过设计结合CML和VML实现操作速度在10.3125Gbps。最后,采用UMC 40nm LP 1P8M低功耗CMOS工艺实现了Ser Des芯片的版图设计并流片,Serdes IP的面积为1.08*0.74mm2,经过对封装后的Ser Des芯片进行测试,证明了该芯片能够实现内建自测试及数据传输功能。本文的目标为设计一款符合IEEE802.3 10GBASE-Kr协议的Serdes。采用1.1V、2.5V双电源电压设计了一个多速率的Ser Des发送模块,该设计可以支持1.25、2.5、5、10.3125Gbps等速率。对Ser Des电路高速差分信号的抖动、误码率和眼图各方面进行有效的功能验证和测试是非常必要的。在最快速率的10.3125Gbps模式下,单端输出波形眼图的睁开的幅度有525m V,而总体抖动只有16.34ps,10.3125Gbps速率下误码率低于10-12,动态功耗为150m W。