基于基矩阵排列优化算法的非规则准循环低密度奇偶校验码构造

为了提升非规则准循环低密度奇偶校验(QC-LDPC)码的误码率性能、降低构造算法的复杂度,该文提出一种基于基矩阵排列优化算法的非规则QC-LDPC码构造方法。首先,利用基于外部信息传递(EXIT)图的阈值分析算法得到满足码率和列重要求的非规则QC-LDPC码的最优度分布,然后将围长和短环数量作为新的约束条件对具有最优度分布的码集进行分析,得到具有最优度分布和最少短环数量的最优基矩阵排列结构,最后,根据得到的基矩阵对规则指数矩阵进行置零操作得到目标非规则QC-LDPC码。该构造方法相对于随机构造方法具有更低的实现复杂度,同时可以通过改变算法的参数值实现码长和码率的灵活设计。仿真结果表明,与现有的一些构造方法相比,所提方法构造的非规则QC-LDPC码在加性高斯白噪声(AWGN)信道上具有更好的误码率性能。

基于改进型LBP译码的LDPC码稀疏校验矩阵重建

针对LDPC码稀疏校验矩阵重建问题,基于改进型LBP译码的思想提出了一种高误码率下的LDPC码稀疏校验矩阵重建算法。首先,从码字矩阵中随机抽取部分比特构建码字分析矩阵,并对其做高斯消元求对偶空间;其次,通过判定对偶空间向量是否稀疏,提高了后续疑似校验向量判定的效率;最后,在接收码字个数不足时,利用已知校验向量结合改进型LBP译码方法纠正错误码字,加快LDPC码稀疏校验矩阵的重建速度,提高重建性能。仿真结果表明,所提算法在高误码率0.0045的条件下,对于IEEE802.11n协议下的(648,324)LDPC码,相比于现有算法,稀疏校验矩阵重建率提升了52.16%,可达到92.28%。

低密度奇偶校验码的低复杂度迭代译码算法

迭代大数逻辑(iterative majority-logic decoding,IMLGD)译码算法是低密度奇偶校验(low-density parity-check,LDPC)码的一类重要的迭代译码算法。相对LDPC码基于置信传播准则的译码算法,IMLGD译码算法的复杂度有所降低,但是性能有所下降。针对这一问题,提出了一种修正迭代大数逻辑译码算法(modified iterative majority-logic decoding,MIMLGD)。该算法利用校验方程的置信度对译码迭代过程中的各比特外信息进行修正。仿真结果表明,提出的MIMLGD译码算法相对于原始迭代大数逻辑译码算法在同样信噪比下具有更低的误比特率。此外,该算法保持了IMLGD译码算法的低复杂度特征,并且避免了对于特定的码搜索修正因子的过程,具有良好的通用性,是实际应用的良好选择。

基于准循环低密度奇偶校验码的压缩感知测量矩阵

针对随机测量矩阵元素随机产生、不易于硬件实现的缺点,利用有限域上准循环低密度奇偶校验（QCLDPC）码奇偶校验矩阵的构造方法,设计了一种确定性的结构化稀疏测量矩阵。由于QC-LDPC码的信道编解码性能较好,故以此为基础构造压缩感知（CS）测量矩阵预计有较好的性能。分别用一维和二维信号的CS重建实验验证新矩阵的性能,结果表明,与常用的测量矩阵相比,在相同的重建算法和压缩比条件下,新矩阵对应的重建误差较低,在峰值信噪比（PSNR）的评价指标上有所提高（0.5~1 dB）。特别地,所提的确定性测量矩阵在结构上具有对称特性和准循环特性,如将其应用于硬件实现,可降低物理内存的需求量与硬件实现的复杂度。

一种低密度奇偶校验码矩阵的设计方法

提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMOS工艺综合实现660Mb/s吞吐率,面积为3.1mm2,以该方法设计的矩阵可用于实现低复杂度的LDPC译码电路。

利用等差数列构造大围长准循环低密度奇偶校验码

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,该文提出基于等差数列(AP)的确定方法。该方法构造的校验矩阵的围长至少为8,移位系数由简单的数学表达式确定,节省了编解码存储空间。研究结果表明,该方法对码长和码率参数的设计具有较好的灵活性。同时表明在加性高斯白噪声(AWGN)信道和置信传播(BP)译码算法下,该方法构造的码字在码长为1008、误比特率为510-时,信噪比优于渐进边增长(PEG)码近0.3 d B。

低密度奇偶校验码的压缩感知重构

针对压缩感知(CS)中由观测噪声引起的信号重建误差问题,提出利用非相关性约束理论作为衡量压缩重建条件的重构误差向量的方法。该方法基于线性分组码中稀疏校验矩阵的零化子特性,建立了以误差向量为目标信号的线性规划问题,实现了低密度奇偶校验(LDPC)码的压缩感知重构。仿真结果表明:在加性高斯白噪声信道和原对偶内点算法下,选取的3种LDPC码均具备较强的信号重构能力,其中Mac Kay随机码的相关性系数较小,因此在信噪比为-1 d B时就可达到100%的误差向量重构成功率。同时表明在满足误比特率要求下,CS-LDPC码可使系统实现低信噪比下的高可靠性通信。

基于后验概率的低密度奇偶校验码逆向识别方法研究

提出一种基于后验概率对数似然比(LLR)均值的逆向识别低密度奇偶校验码(LDPC)校验矩阵的方法。通过估计接收码字的信道增益以及信道噪声方差值,得到后验概率对数似然比,并依据后验概率对数似然比均值最大化原则,成功实现对LDPC码校验矩阵的逆向识别。仿真结果表明,在加性高斯白噪声信道条件下,利用所提出的LDPC码逆向识别技术,接收方可准确无误地找到发送方使用的LDPC码校验矩阵。

基于低密度奇偶校验码的数据协调技术

低密度奇偶校验码(LDPC)是一种(n,k)线性分组码。当分组码码长较短时,利用常规的编码方法可以完成编码工作。但随着分组码码长的增加,利用常规LDPC的编码方式编码,计算机的内存难以承担。为了解决以上问题,提出两种有效的编译码方案。首先,该数据协调方案不同于传统校验位译码,利用边信息和原始数据产生的校验子进行联合译码;其次,将校验矩阵以稀疏矩阵的形式存储,利用双向十字循环链表只记录1的位置的方式存储校验矩阵,这样可极大地节省内存空间;最后,通过C语言实现可提高编译码的有效性。实验中选取码长105的分组长度,译码器误码率(BER)收敛于1.0 dB,每一分组译码时间仅需4 s,译码收敛后速率达到24.85 kb/s,时效性较强。

快速检测低密度奇偶校验码围长的新算法

针对低密度奇偶校验码(LDPC)的围长计算复杂度较高的问题,结合Dijkstra算法及Tanner图的结构特点提出一种快速检测围长的新算法,该算法的时间复杂度较低。与目前的算法相比,该算法不仅计算速度快,且能一次性给出围长的大小及所经过的边,避免冗余计算。最后,通过实例仿真验证了该算法的可行性和高效性。

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验 LDPC(Low Density Parity Check)码。本文所提到的 LDPC 码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构,这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩阵的一定变换而得到,这样,应用 FPGA 实现译码器的同时,能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特,码率为4/5,采用了6位量化方案。本文用现场可编程门降列(FPGA)实现了 LDPC 码的编码,译码电路,并且通过 QUARTUS 仿真测试以及下载到实验板 ATERA 芯片的调试,表现出好的纠错性能。

LDPC码稀疏奇偶校验矩阵与硬判决解码算法建模

提出了一种以奇偶校验和作为消息传递的LDPC码硬判决解码方案。该方案以奇偶校验方程是否满足约束为条件,从而决定接收分组中的错误位,并对错误位进行翻转。文中归纳了稀疏奇偶校验矩阵的描述,在此基础上引入校验树结构对解码方案进行可行性分析和描述。最后提出一种具体可实现的解码算法模型。

有限长低密度奇偶校验码的去环分析

针对低密度奇偶校验码(LDPC)中环的存在影响LDPC码性能的问题,研究了基于校验阵的有限长LDPC码的去环和优化,指出搜索随机矩阵的方法比较直观,但计算量是码长和列重乘积的指数函数。给出了搜索并替换的去环方法,该方法能够显著减小短环对译码性能的影响。计算机仿真结果表明,去除长度为4和6的环能够在误比特率为10-5时获得0.5dB的编码增益。讨论了去环图的优化和判定准则,计算机仿真结果表明,优选的去环编码方案的性能要好于未经优选的方案。

高性能准循环低密度奇偶校验码的构造

提出了一种高性能QC-LDPC码的构造模式,通过扩展码长较短的LDPC码得到码长比较长的QC-LDPC码。仿真结果表明,该构造模式具有线性编码复杂度,编码性能和随机构造的LDPC码相当。

高性能准循环低密度奇偶校验码在导航信号中的应用

全球定位系统(GPS)在其现代化计划中选择低密度奇偶校验(LDPC)码作为其将来的L1C电文的信道编码方案,能够获得优异的译码性能,但复杂度也相对提高,所采用随机LDPC码的编码器和解码器的硬件实现较为困难。在802.16e协议中提出的LDPC码的基础上,提出一种增强型的准循环低密度奇偶校验(QC-LDPC)码,其校验矩阵同时具有准循环结构和近似下三角结构,且最小圈长为8,克服了随机LDPC码的缺点。仿真结果表明,所构造的QC-LDPC码性能优于802.16e协议中的LDPC码和GPS L1C电文中采用的LDPC码,对我国"COMPASS"导航系统的信道编码方案具有参考价值。

多进制低密度奇偶校验码的扩展最小和译码算法研究

综述了多进制LDPC码的几种常用译码算法,重点讲解分析了其中的扩展最小和算法,并采用对比的方法证明其优越性。

低密度奇偶校验码构造及编译码研究进展

低密度奇偶校验(LDPC)码具有接近Shannon限的良好性能,能有效提高数据传输的可靠性。为提高LDPC码的性能,对码字的研究多集中于构造、编码和译码这几方面的基础研究。首先简要给出了LDPC码的基本描述,然后对二进制和多进制LDPC码的关键技术进行了系统归纳和全新分类,分别从构造、编码和译码3个方面进行了详细探讨,重点对最新的研究成果进行了全面分析和总结,对LDPC码今后的研究具有指导意义。

低密度奇偶校验码构造方法研究与仿真

本文对目前广泛应用于信道编码的低密度奇偶校验(LDPC)码进行了研究,重点分析了LDPC码校验矩阵的构造方法,针对随机构造的PEG以及QC-PEG算法和基于结构化构造的FG方法进行了仿真分析,得到了良好的误码率性能。

Comtech AHA发布DVB—S2低密度奇偶校验码

Comtech AHA公司(AHA)5月17日宣布已经推出低密度奇偶校验码(LDPC)前向纠错码(FEC)编码器和解码器，这种编解码器与DVB—S2完全兼容，在Altera Stratix Ⅱ FPGA中，它最高可以支持每秒100Mbits的数据速率，并且支持所有的编码方式，帧长和DVB—S2规范中用到的调制方案。芯片内部与LDPC编解码内核级联使用了BCH外部编码模块．它可以降低误码基面，提高系统的可靠性。Comtech AHA DVB—S2 LDPC编解码芯片内部实现了一个带有交织器的编码器、

基于循环矩阵的低密度校验码的VLSI译码设计

为了解决低密度校验码(LDPC)的VLSI译码实现资源耗费庞大、功耗大、连线复杂等问题,提出了一种适用于基于循环移位单位矩阵的LDPC的结构化存储方式及相应的部分并行译码实现方法.通过分析基于循环移位单位矩阵的LDPC校验矩阵的构成方式,总结出其校验矩阵中比特节点与校验节点之间信息的传递特点,提出了一种具有高度灵活性和高效性的结构化存储方式.基于这种结构化存储方式,对迭代译码的关键步骤给出了一种部分并行的流水线时序实现方式,达到了显著降低时延和功耗的目的.最后,以中国地面数字电视广播传输标准中的LDPC码在FPGA平台上的实现为例,给出了译码性能和具体的硬件实现资源.仿真结果表明,采用该实现方法的LDPC定点译码设计在AWGN信道下得到了良好的性能,与全精度浮点实现方法相比性能差异可以忽略.