基于后验概率的低密度奇偶校验码逆向识别方法研究

提出一种基于后验概率对数似然比(LLR)均值的逆向识别低密度奇偶校验码(LDPC)校验矩阵的方法。通过估计接收码字的信道增益以及信道噪声方差值,得到后验概率对数似然比,并依据后验概率对数似然比均值最大化原则,成功实现对LDPC码校验矩阵的逆向识别。仿真结果表明,在加性高斯白噪声信道条件下,利用所提出的LDPC码逆向识别技术,接收方可准确无误地找到发送方使用的LDPC码校验矩阵。

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验 LDPC(Low Density Parity Check)码。本文所提到的 LDPC 码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构,这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩阵的一定变换而得到,这样,应用 FPGA 实现译码器的同时,能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特,码率为4/5,采用了6位量化方案。本文用现场可编程门降列(FPGA)实现了 LDPC 码的编码,译码电路,并且通过 QUARTUS 仿真测试以及下载到实验板 ATERA 芯片的调试,表现出好的纠错性能。

有限长低密度奇偶校验码的去环分析

针对低密度奇偶校验码(LDPC)中环的存在影响LDPC码性能的问题,研究了基于校验阵的有限长LDPC码的去环和优化,指出搜索随机矩阵的方法比较直观,但计算量是码长和列重乘积的指数函数。给出了搜索并替换的去环方法,该方法能够显著减小短环对译码性能的影响。计算机仿真结果表明,去除长度为4和6的环能够在误比特率为10-5时获得0.5dB的编码增益。讨论了去环图的优化和判定准则,计算机仿真结果表明,优选的去环编码方案的性能要好于未经优选的方案。

高性能准循环低密度奇偶校验码的构造

提出了一种高性能QC-LDPC码的构造模式,通过扩展码长较短的LDPC码得到码长比较长的QC-LDPC码。仿真结果表明,该构造模式具有线性编码复杂度,编码性能和随机构造的LDPC码相当。

多进制低密度奇偶校验码的扩展最小和译码算法研究

综述了多进制LDPC码的几种常用译码算法,重点讲解分析了其中的扩展最小和算法,并采用对比的方法证明其优越性。

基于数字信号处理器的IEEE 802.11ac低密度奇偶校验码编码器的设计与实现

本文提出了适用于IEEE 802.11ac标准草案LDPC码编码器的设计方案。设计方案针对LDPC码的校验矩阵的准循环、双对角线的结构特点,采用了具有低复杂度的快速迭代算法,在FreeScale公司的MSC8156 DSP平台上实现了LDPC码的编码器,并对代码进行了合理的优化。测试结果显示,使用MSC8156的一个运算核心进行编码的平均速率可达1Gbps以上,满足系统要求。

基于LDPC码的光纤通信信道编码优化设计

光纤通信具有容量大、距离远、抗干扰能力强等优点,是实现高速率、大容量信息传输的技术。低密度奇偶校验(Low Density Parity Check,LDPC)码由于具有良好的纠错性能,可以有效提升光纤通信系统的传输可靠性。为进一步提升该方法的健壮性,文章研究LDPC码的优化设计方法。先深入探讨LDPC码的基本原理及其在光纤通信中的应用,接着提出一种基于密度进化和有限字长效应分析的LDPC码优化方法,并通过光学特性仿真OptSim工具进行了验证。实验结果表明,优化后的LDPC码在不同码长下的误码率均取得了显著降低,特别是在长码字情况下,其纠错性能显著提升。

Comtech AHA发布DVB—S2低密度奇偶校验码

Comtech AHA公司(AHA)5月17日宣布已经推出低密度奇偶校验码(LDPC)前向纠错码(FEC)编码器和解码器，这种编解码器与DVB—S2完全兼容，在Altera Stratix Ⅱ FPGA中，它最高可以支持每秒100Mbits的数据速率，并且支持所有的编码方式，帧长和DVB—S2规范中用到的调制方案。芯片内部与LDPC编解码内核级联使用了BCH外部编码模块．它可以降低误码基面，提高系统的可靠性。Comtech AHA DVB—S2 LDPC编解码芯片内部实现了一个带有交织器的编码器、

低密度校验码的研究进展

本文对低密度校验(LDPC)码的奇偶校验矩阵的构造方法和编译码方法进行了分析和总结,对LDPC码的应用及未来的研究方向进行了展望。

一种引入积分修正的二维信息大数逻辑LDPC译码算法

为了解决基于可靠度的迭代大数逻辑译码(Modified Reliability-based Iterative Majority Logic Decoding,MRBI-MLGD)算法的错误平层问题,提出了一种基于大数逻辑的低密度奇偶校验(Low Density Parity Check,LDPC)译码算法。所提算法在译码函数中引入积分修正项,实现了基于二维信息修正的译码策略,可有效降低错误平层。此外,与基于二元译码信息的的迭代大数逻辑译码(Binary Message Majority Logic Decoding,BM-MLGD)算法不一样,所提算法可适用于不同列重的LDPC码。仿真结果表明,所提译码算法在整个工作信噪比区间内都具有稳定的译码性能,表现出更好的普适性和鲁棒性。

基于低密度生成矩阵码的签密方案

基于编码的密码系统具备抵抗量子计算的天然优势。针对传统的基于Goppa码构造的密码方案存在密文扩展率大和密钥量大的问题,利用低密度生成矩阵(LDGM)码和哈希函数构造了一个可证明安全的签密方案。LDGM码的生成矩阵是稀疏的,能有效减小数据量,哈希函数计算效率很高。方案满足随机预言机下的适应性选择密文攻击下的不可区分性(IND-CCA2)和选择消息攻击下存在性不可伪造(EUF-CMA)安全。在保证数据机密性和完整性的同时,与传统的先签名后加密的方法相比,输出密文总量减少了25%;与"一石二鸟"和SCS签密方案相比,计算效率有较大提高。

低密度奇偶检验码译码的高效量化算法

为降低低密度奇偶检验码译码的硬件实现复杂度,提出了一种可变步长均匀量化"和积"译码算法。该算法分为两步进行:首先,检验节点和变量节点的外信息都以相同的量化步长进行均匀量化而进行迭代译码;然后,当迭代达到预定的次数时,检验节点和变量节点的量化步长分别乘以和除以预先选定的一个参数。仿真和现场可编程门阵列实现结果表明,与未量化的标准积译码算法相比,该算法的性能损失在0.1 dB以内;与同等性能的算法相比,该算法可以降低50%的硬件规模。

低密度奇偶检验码的翻转扩张译码算法

为了降低低密度奇偶检验码的误码平底,提出一种基于陷阱集状态检测的两级置信度传播译码算法。该算法分2步进行,首先,按照标准的置信度传播算法进行迭代,直到检测到陷阱集状态的出现;然后,尝试对可能出现错误的比特的初始值进行翻转扩张继续进行迭代,直到译码成功或达到最大尝试次数。仿真结果表明:该算法大大降低了误码平底区域迭代译码所需的最大迭代次数,同时在进行很少次的尝试后,低密度奇偶检验码的误码平底可以降低近2个数量级。

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。

10Gbps LDPC编码器的FPGA设计

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。

一种低错误平层LDPC码构造方法

针对低密度奇偶校验(low-density parity-check,LDPC)码在高信噪比区域可能存在错误平层的缺点,提出一种具有低错误平层LDPC码的新颖构造方法。在该方法中,基本矩阵由渐进边增长(progressive edge growth,PEG)算法搜索构造,通过在基本矩阵相应的Tanner图中增加校验节点,并将其与拥有最小额外信息度(extrinsic message degree,EMD)短环的变量节点相连来增大短环的连通性。另外,提出了一种基于伽罗华域的循环移位系数矩阵设计方案,无需计算机搜索即可完全避免4环的出现,降低算法复杂度。为了对该方法的可行性进行验证,分别对变量节点的度分布是规则和非规则的基本矩阵进行改进,在高斯白噪声(additive white gaussian noise,AWGN)信道下,采用置信传播(belief propagation,BP)迭代译码算法对改进后的码型进行仿真分析,仿真结果表明,利用该法所构造的码型可有效改善在高信噪比区域的错误平层。

QC-LDPC码的置换矩阵循环移位次数设计

本文提出了一种循环移位次数的代数设计方法,该方法可用来构造基于置换矩阵的QC-LDPC码的稀疏奇偶校验矩阵H.这个方法的基本思路是:将构造q×t置换阵列H矩阵的问题转化为构造q×t下标矩阵S(H)=[ai,j]的问题,然后根据Fosserier的充分必要条件,设计出能消除小围长(girth)的下标计算表达式ai,j=f(q,t,n).由该方法构造的H矩阵能消除4环长,围长至少是6.

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用。如何在FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点。本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率。最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器。测试结果表明,译码器的有效符号速率达到200Mbps。

针对IRA-LDPC码类的半随机半代数结构设计

提出用半随机半代数结构的设计方法来构造IRA-LDPC码的信息位所对应的奇偶校验矩阵H d。与现有结构化LDPC码相比,所给出的H d矩阵的结构化紧凑表示阵列的独特优势在于:可使H d矩阵中每个1元素的位置坐标均能用数学表达式计算得到,不仅极大地降低了随机奇偶校验矩阵对存储资源的消耗,而且还为LDPC编解码器的低复杂度硬件实现提供了可能性。与现有工业标准中的LDPC码相比,所提出的IRA-LDPC码在误码率与信噪比的仿真性能方面也占有优势。