基于开关电容放大器的低面积开销ADC

针对模数转换器(ADC)在存内计算芯片中面积占比大的问题,提出了一种基于开关电容放大器的低面积开销ADC,包括一个全局数模转换器(GDAC)和基于开关电容放大器的局部列级ADC。整体电路采用单端逐次逼近型(SAR)ADC架构,利用开关电容放大器实现电压的逐次逼近,大幅度减少了单位电容数量,降低了局部列级ADC的整体面积开销;局部列级ADC共用由GDAC同步产生的参考电压,提高了ADC的整体面积效率。基于55nmCMOS工艺设计了单列8位ADC,电源供电电压为1.2V,输入电压范围为200~800mV,在2.22MSa/s的采样速率下,其功耗为205μW,面积为3537μm^(2)。仿真结果表明,单列ADC的有效位数为7.86bit,无杂散动态范围为64.3dB,品质因数(FoM)为1405pJ·μm^(2)/conv。

利用细粒度采样的低开销双输出异或门真随机数发生器研究

真随机数生成器(TRNG)是安全应用中的关键构建模块,能够为数据加密、随机数和初始化向量提供高质量的随机位。环形振荡器(RO)TRNG是一种广泛的应用设计,以支持各种与安全相关的应用。但是,在FPGA中实现RO TRNG时通常会产生很高的硬件开销。因此,一种基于双输出异或门单元的低开销RO TRNG在该文中被提出,仅使用单个可配置逻辑块即可构建TRNG的熵源。通过多相位细粒度采样机制,将电路抖动有效地采集捕捉到。所提RO TRNG在AMD Xilinx Viretx-6和Artix-7两款FPGA上进行实现与验证,实验结果表明,所提RO TRNG硬件开销低,能够产生质量满意的随机序列。

利用多路选择器熵源的高移植性轻量级物理不可克隆函数研究

SR锁存器物理不可克隆函数(Physical Unclonable Function, PUF)是基于FPGA实现的最流行加密应用,在轻量级物联网设备中拥有广阔的市场。为了实现对称无偏SR锁存PUF,研究人员提出了不同的实现方法,这些方法增加了面积消耗。该文提出一种新型的基于MUX单元的延迟门来构成M_SR PUF单元,并将稳定状态下SR锁存器的输出提取作为PUF的响应。为了验证所提出的M_SR PUF,该文在Xilinx Virtex-6,Virtex-7和Kintex-7 3个系列的FPGA上进行了实现。值得一提的是,对称布局通过“硬宏”实现相对简单,保证了PUF更好的性能。实验结果表明,所提出的M_SR PUF可以在超宽范围的环境变化(温度:0°C~80°C;电压:0.8~1.2 V)下稳定工作,平均唯一性为50.125%。此外,所提出的M_SR PUF单元具有低开销的特点,仅消耗4个MUX和2个DFF,并产生适合硬件安全应用的高熵响应。