体硅CMOS集成电路抗辐射加固设计技术

首先介绍了空间辐射环境,并对各种辐射效应及其损伤机理进行分析。然后对体硅CMOS集成电路的电路结构、抗辐射加固技术和版图设计抗辐射加固技术进行探索。测试结果表明,采用版图加固抗辐射技术可以使体硅CMOS集成电路的抗辐射性能得到明显提升。

体硅CMOS射频集成电路中高Q值在片集成电感的实现

制作高Q值在片集成电感一直是体硅CMOS射频集成电路工艺中的一大难点,文章讨论和分析了体硅RFIC工艺中提高在片集成电感Q值的几种常用方法,这些方法都与CMOS工艺兼容。

体硅CMOS工艺下一种带隙基准的单粒子辐射特性分析

为了分析带隙基准(bandgap reference,BGR)在太空环境等极端条件下的单粒子辐射特性,分别在65 nm和28 nm体硅CMOS工艺下设计实现了一款BGR试验芯片,并采用脉冲激光单粒子模拟试验研究了其单粒子辐射特性。试验结果发现,当脉冲激光能量足够高时,BGR的输出电压显著增加,且退火后电压不能恢复,表明BGR发生了单粒子硬损伤(single-event hard damage,SHD),进一步的试验研究证明BGR中的三极管是诱发SHD的敏感器件。该研究为在体硅CMOS工艺下对BGR进行抗SHD加固设计提供了重要理论参考。

CMOS集成电路用Φ150—200mm外延硅材料

报道了 Φ15 0 m m CMOS硅外延材料的研究开发及集成电路应用成果 ,对 Φ2 0 0 mm P/P-硅外延材料进行了初步探索研究 .Φ15 0 m m P/P+硅外延片实现了批量生产 ,并成功应用于集成电路生产线 ,芯片成品率大于 80 % .

采用非硅氧化物可以克服硅CMOS集成电路缩小尺寸过程中栅氧化层减薄所带来的问题

在硅集成电路进一步缩小尺寸的过程中,将会遇到一些困难;其中的一项是栅氧化层的厚度,从目前情况来看出现了问题得以解决的苗头。

基于CMOS工艺的中小规模数字集成电路设计浅析

CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法,介绍了设计数字集成电路版图布局布线的几点体会。

SOI高温电路——突破硅集成电路的高温应用限制

常规的体硅基础电路通常只能工作在２００℃以下，ＳＯＩ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎ－ｓｕｌａｔｏｒ）电路的突出特点之一是可以工作在高温环境。简述了市场对高温电路的需求，并分析了ＳＯＩ电路在高温下的电学特性，讨论了为将ＳＯＩ高温电路商业化，应当解决的一些技术问题。

SOI和体硅集成电路工艺平台互补问题的探讨

本文讨论的SOI(SiliconOnInsulator)是BESOI(BondingandEtchbackSOI),由于在SOI材料上制造的集成电路(IC)和常规的体硅IC相比在性能上有许多优点,因此很有发展前途。目前SOI材料的性能和体硅相比确有一些差距,其主要原因是SOI的缺陷密度需进一步降低;但是有些质量问题要进行具体分析;例如工艺中不受控的重金属杂质集中在SOI区内无法泄漏;空气中硼(B)杂质污染硅片引起电阻率的变化;衬底的硅片是直拉单晶,其高浓度氧(O)杂质在高温时外扩散到SOI中引起SOI中O浓度提高等;这些问题的起因主要是由于各种杂质在硅中和二氧化硅中扩散系数不同所引起的,这些问题的解决有的需要二个工艺平台的互补,即需要相互配合使SOIIC的质量不断提高;本文将这些杂质产生的原因,影响和改进方法作初步探讨。

用于先进 CMOS电路的 150 mm硅外延片外延生长(英文)

随着大规模和超大规模集成电路特征尺寸向亚微米、深亚微米发展 ,下一代集成电路对硅片的表面晶体完整性和电学性能提出了更高的要求 .与含有高密度晶体原生缺陷的硅抛光片相比 ,硅外延片一般能满足这些要求 .该文报道了应用于先进集成电路的 1 50 mm P/ P+ CMOS硅外延片研究进展 .在 PE2 0 61硅外延炉上进行了 P/P+ 硅外延生长 .外延片特征参数 ,如外延层厚度、电阻率均匀性 ,过渡区宽度及少子产生寿命进行了详细表征 .研究表明 :1 50 mm P/P+ CMOS硅外延片能够满足先进集成电路对材料更高要求 ,

硅基光电探测器前置放大电路的输入级CMOS实现

介绍前置电路对光电探测器性能的影响和给出一种适用于硅基光电探测器前置放大电路的输入级ＣＭＯＳ实现。

宽温区高温体硅CMOS倒相器的优化设计

在对体硅 CMOS倒相器直流特性、瞬态特性的高温模型和高温特性深入研究的基础上 ,提出了高温体硅 CMOS倒相器结构参数设计的考虑 ,给出了宽温区 (2 7～ 2 5 0℃ )体硅 CMOS倒相器优化设计的结果。模拟验证表明 ,所设计的体硅 CMOS倒相器在宽温区能满足下列电学参数设计指标 :输出高电平 Vo H>4 .95 V,输出低电平 Vo L<0 .0 5 V,转换电平 V*i (2 7℃ ) =2 .5 V,V*i(2 5 0℃ ) =2 .4 V,上升时间 tr(2 7℃ ) <110 ns,tr(2 5 0℃ ) <180 ns,下降时间 tf(2 7℃ ) <110 ns,tf(2 5 0℃ ) <16 0 ns。

体硅衬底上的CMOS Fin FET(英文)

介绍了一种制作在普通体硅上的 CMOS Fin FET.除了拥有和原来 SOI上 Fin FET类似的 Fin FET结构 ,器件本身在硅衬底中还存在一个凹槽平面 MOSFET,同时该器件结构与传统的 CMOS工艺完全相容 ,并应用了自对准硅化物工艺 .实验中制作了多种应用该结构的 CMOS单管以及 CMOS反相器、环振电路 ,并包括常规的多晶硅和 W/Ti N金属两种栅电极 .分析了实际栅长为 110 nm的硅基 CMOS Fin FET的驱动电流和亚阈值特性 .反相器能正常工作并且在 Vd=3V下 2 0 1级 CMOS环振的最小延迟为 14 6 ps/门 .研究结果表明在未来 VL

体硅CMOS FinFET结构与特性研究

建立在SOI衬底上的FinFET结构被认为是最具全面优势的非常规MOS器件结构.本文通过合理的设计将FinFET结构迁移到普通体硅衬底上,利用平面凹槽器件的特性解决了非绝缘衬底对器件短沟道效应的影响,同时获得了一些标准集成电路工艺上的改进空间.运用标准CMOS工艺实际制作的体硅CMOSFinFET器件获得了较好的性能结果并成功地集成到CMOS反相器和环形振荡器中.结构分析与实验结果证明了体硅CMOSFinFET在未来电路中的应用前景.

一种新的SOI射频集成电路结构与工艺

立足于与常规CMOS兼容的SOI工艺,提出了电子束/I线混合光刻制造SOI射频集成电路的集成结构和工艺方案。该方案只使用9块掩模版即完成了LDMOS、NMOS、电感、电容和电阻等元件的集成。经过对LDMOS、NMOS的工艺、器件的数值模拟和体硅衬底电感的初步实验,获得了良好的有源和无源器件特性,证明这一简洁的集成工艺方案是可行的。

先进集成电路技术发展现状分析

集成电路技术到22/20 nm节点,世界技术先进厂商和技术研究机构出现了分歧,如Intel率先采用Fin FET技术,而TSMC继续沿用平面体硅技术。未来,在摩尔定律的主旋律下,国际主要集成电路企业技术发展路线在各个节点不尽相同,各显神通。在半导体存储器产品领域,先进集成电路技术面临的重大问题及挑战。针对我国当前电子信息技术良好的发展形势,进一步分析集成电路先进节点技术和存储器技术。

低压低功耗集成电路: SOI技术的新机遇

就热载流子效应、软失效、体效应及寄生电容等问题将薄膜全耗尽ＣＭＯＳ／ＳＯＩ器件与体硅ＣＭＯＳ器件进行比较。并阐述薄膜全耗尽ＣＭＯＳ／ＳＯＩ技术是低压低功耗集成电路的理想技术。

体硅CMOS寄生参数的数值模拟及抗闩锁能力的测试分析

本文采用二维数值模拟方法求解体硅CMOS IC的寄生电阻Rs、Rw 值,然后计算其相应的维持电流值,得到了与实验基本相符的结果.最后给出了Rs与设计尺寸的关系.

荷兰特温特大开发出与CMOS技术兼容的纯硅光源

对于硅光子而言，硅基全光集成电路需要光源。目前，混合光源可选用III—V半导体作为光源，但是将III—V半导体光源与硅基电路集成需要复杂的键合工艺、或生长工艺。当前研究人员还开展硅一锗片上光源的研究，通过对锗进行应力一应变工程调控，使其辐射出激光。