新颖的余数系统到二进制系统转换方法

传统的余数系统(RNS)到二进制系统(R/B)转换电路中的大位宽操作削弱了RNS的并行特性。针对这一问题,提出了基于数值缩放(Scaling)的R/B转换算法和余数系统2k缩放并行实现的方法。同常见余数基R/B转换算法的比较分析结果表明,所提出的算法使R/B转换中的最大运算位宽限制在最大余数基位宽内,从而消除了R/B转换中可能带来的系统并行度损失;此外,该转换算法可实现有符号RNS到二进制补码系统(TCS)的转换,且不限于具体余数基形式,具有一定的通用性。

4模余数系统反向转换器设计

反向转化已经成为制约剩余数系统发展的瓶颈问题,尤其对于模集合个数多于3个的模集合。针对4基数模集合{2n,22n+1,2n+1,2n-1},在新中国余数定理Ⅰ的基础上,提出了一个新的高效并行转换算法。该算法可同时处理4个模,处理数的动态范围达到5n位,乘法逆元全部采用闭合形式,电路完全基于加法器构成,硬件实现容易。理论分析表明,与同类模集合反向转换器相比,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率。

高效剩余数至二进制转换器设计

针对目前剩余数系统所处理数据动态范围较小,而且剩余数至二进制转换器的面积和延迟较大等方面的问题,基于新中国余数定理Ⅱ提出了一个高效并行转换算法,同时给出相应的电路实现。该算法采用模集合{2n-1,2n+1,22n,22n+1-1},可同时处理4个模,处理数的动态范围达到6n+1位。乘法逆元简单,电路完全由基本的加法器构成,硬件实现容易。分析实验结果表明,相比同类模集合反向转换器,文中提出的转换器的面积节省了39.4%,速度提高了47.4%。

四基数模集合剩余数至二进制数转换器设计

针对并行运算的剩余数系统,提出了一个新的4基数模集合{2n,2n+1,2n/2+1,2n/2-1},并基于新中国余数定理和混合基转换算法实现该模集合下剩余数至二进制的转换,给出相应硬件电路。与同类模集合反向转换器相比,文中提出的转换器电路完全基于加法器实现,硬件电路简单,明显减小了面积,提高了转换效率。

高效的五基数剩余数至二进制数转换器设计

针对混合基算法无法同时处理多个模而导致基于此算法的剩余数至二进制数转换器面积和延时较大的问题,提出了一个基于中国余数定理的高效并行的转换算法,并给出了相应的电路实现.该算法采用五基数模集合{2n-1,2n,2n+1,2n+1-1,2n-1-1}同时处理5个模,消除了所有超过动态范围的项,电路完全由加法器构成.实验结果表明,相比同类的转换器,文中的转换器节省了12%的面积,并使计算速度提高了14%.

一种格雷码与二进制码转换的新方法

1 问题的提出 在我们日常生活中计数方法常用的是十进制数,而计算机计数时则采用二进制数,另外还有八进制数和十六进制数,以上这些计数方法我们称它们为十进制编码、二进制编码等等。除了这些编码外,我们还用到ASCⅡ编码、BCD编码、等比校验编码、余三反射码和格雷编码等,这些编码方法相对上面的编码方法来讲比较复杂,不够直观,但具有良好的抗干扰性。例如在测控系统中常用的格雷编码就是典型的例子。

基于用户需求驱动的个性化图书信息智能整合系统设计

原始信息整合系统存在整合时间长、信息推荐精准度低的问题,已经无法满足用户需求,为了避免原始系统带来的弊端,设计了基于用户需求驱动的个性化图书信息智能整合系统。调用检索子系统Index函数,获取个性化图书文档集合,在动态数据维护机制上,设计处理子系统,监管数据更新状态。通过以MICRF007芯片为核心手机端查询接口电路,改善整合时间过长的问题,利用电脑端查询接口电路,恢复休眠文件。依据个性化整合流程,采用二进制数据转换方法检索信息。利用组合逻辑延时计算映射文件生成时间,完成信息整合,选择Windows 2000 Server系统,发布整合结果。由实验可知,所提系统信息推荐精准度最高可达到95%,最短整合时间可达到21 s,满足用户高效查询图书信息的要求。

一种适用于任意余数基的高性能后向转换结构

后向转换是从余数到二进制数的转换,在余数系统的应用中既是重点也是难点。通过简化中国剩余定理,避免对M求模,提出了一种适用于任意余数基的高性能后向转换结构。该结构采用Verilog HDL进行代码设计,并用VCS和Verdi进行仿真和验证,最后选择SMIC 0.13μm工艺并采用DC工具完成代码综合,生成面积和时延报告。综合结果表明,该结构的"面积×时延"复杂度较同类的中国剩余定理结构和混合基转换结构,分别降低了23.3%和26.4%,转换性能显著提高。

基于4模集合{2~n-1,2~n+1,2~n,2^(2n-1)-1}剩余数转换器设计

针对剩余数系统需要大动态处理范围的问题,提出了一个新的4基数模集合;并给出了相应的剩余数至二进制数转换算法和硬件实现。该算法采用4基数模集合{2n-1,2n+1,2n,22n-1-1},每个模的形式都具有2n±1的形式,模的动态范围达到5n-1;算法基于新中国剩余数定理2实现,模集合的乘法逆元全部属于闭合形式,硬件电路完全基于加法器构成。与同类模集合反向转换器相比,提出的转换器电路完全基于加法器构成,明显减小了转换器的电路延迟,有效地提高了集成度。

基于余数基{2^n-1,2^n,2^n＋1}的高效RNS缩放结构

针对三模余数基{2n-1,2n,2n+1}提出了一种高效的余数系统(RNS)缩放算法和缩放结构,本设计运用中国剩余定理(CRT)选择2n(2n+1)作为缩放因子实现了基于全加器(FA)的缩放结构,从而使三个余数通道的余数和缩放后的二进制整数相同,因此可以节约一个面积和延迟都很大的余数到二进制(R/B)转换模块.在特定条件下本设计会出现缩放误差,但是这个误差值统一都为1.本设计实现了简单高速的特性,且在很大的动态范围内面积时延(AT)积比目前最简单最快的基于全加器的缩放结构小一倍.

4基数模集合反向转换器的设计

针对大动态范围剩余数系统,给出了一个新的4基数模集合{2n-1,22n+1,2n+1,2n-1},基于新中国余数定理1实现了该模集合的剩余数至二进制的高效并行转换算法,并给出相应的转换器电路实现.与同类模集合反向转换器相比,文中提出的转换器电路完全由加法器构成,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率.

计算机数制相互转换的另类方法

Windows系统自带的计算器（科学型）有二进制、八进制、十进制、十六进制相互转换功能,虽然它很方便地实现多进制整数之间的相互转换,但无法直接实现小数之间的转换。对于含有小数的数制转换,笔者通过扩大小数倍数的方法,即把小数变为整数。

基于RNS算法的高阶FIR滤波器设计

以{2~n-1,2~n,2~n+1,2^(n-1)-1,2^(n+1)-1}为余数基,在余数系统(RNS)的基础上设计了一种128抽头有限脉冲响应(FIR)滤波器。针对大位宽输入,利用基于华莱士(Wallace)树结构的纯组合逻辑电路,实现了二进制到余数的转换。相较于一般抽头中乘法器级联加法器的结构,设计的乘累加(MAC)单元将加法运算合并到部分积求和中,减少了一级模加法器,使得电路延时进一步减少。此外,通过对进位保留加法器(CSA)的中间结果取模,避免了加法运算引起的位宽增加,从而降低了整个运算的复杂度。电路在FPGA上设计实现。实验结果表明,该滤波器的延时为3.55ns,功耗为2 585mW,消耗的硬件资源明显降低。

一种中国剩余定理权重预分配方法

中国剩余定理(CRT)是获取余数系统(RNS)权重信息的基本理论之一。该文提出了一种CRT的权重预分配方法,通过在一定约束条件下预分配CRT中的权重,使之运算结果保持不变,从而减小获取RNS权重信息或后向转换的复杂度。该方法使得CRT成为本文方法的一个特例,并可通过不同的预分配权重来获得不同的电路实现结构,较CRT方法具有更好的灵活性。此外,结合混合基转换(MRC)还给出了基于这种方法的一个后向转换应用实例。分析结果表明基于本文方法的RNS后向转换具有较好的灵活性,从而可优化RNS后向转换的实现结构。

基于访问区域特征的高速地址翻译方法

针对系统级二进制翻译器在虚拟／物理地址转换中出现的性能瓶颈问题，提出一种基于指令、数据和堆栈等访问区域特征的快速地址转换方法．该方法在翻译态时识别不同区域的内存访问指令，并根据区域特征采取不同的优化算法，对于指令区域和数据区域采用编译时地址转换算法，对于堆栈区域采用连续页面映射算法．在开源高速指令模拟器QEMU上运行嵌人式CPU测试基准程序PowerStone．结果表明，运行态地址转换过程减少了1％～65％，运行态执行周期数减少了11％～38％．