新结构高速高精度采样保持放大器的研究

理论分析表明,带采样/保持(S/H)的采样系统的输入信号最高频率fmax不仅受限于尼奎斯特采样定理,还受限于S/H的孔径时间tAP或孔径抖动时间tAJ。为了减小S/H的捕捉时间tAC和跌落变化率(drooprate),提出了一种新结构S/H电路,该电路获得了高达40ns的孔径时间和10ns的孔径抖动时间。

高速采样保持放大器AD781

AD781是AnalogDevices公司生产的快速采样保持放大器 ,它具有采样时间短、下降速度慢、保持误差小、功耗低、功能齐备、体积小等优点 ,十分适用于高速AD转换器的前端电路。本文介绍了采样保持放大器AD781的性能参数及应用电路。

宽带跟踪保持放大器失真的分析和计算

基于高频肖特基二极管模型,对宽带桥式跟踪保持放大器的失真进行了Volterra分析和计算.分别导出了三阶谐波失真和互调失真表达式.利用非线性电流方法采用计算机程序对弱非线性跟踪保持放大器失真进行计算,计算结果显示其跟用SpectreRF仿真器进行仿真的结果具有很好的一致性,结果也证明,计算机程序在某些条件下,总体计算效率得到了显著提高.

一种高精度双极型采样保持放大器的设计

设计了一种高精度采样保持放大器。采用6μm高压双极工艺,优化了电路输入结构,弥补了实际工艺制作中因输入晶体管及偏置电阻不能完全匹配所带来的输出误差。测试结果显示,该放大器能在6μs的时间内完成采样,可满足12位A/D转换器的精度要求。

一种12位125MS/s的SiGe BiCMOS采样保持放大器

提出了基于TSMC0.35μm锗硅(SiGe)BiCMOS工艺的全差分跨导运算放大器(OTA),充分利用了异质结晶体管(HBT)共射共基结构的大跨导、小寄生效应、低噪声等特性。采用共源共栅以及增益倍增技术的负载管,在3.3V单电源下,开环增益为92.2dB,单位增益频率为1.26GHz,相位裕度为61.1o(负载为550fF时),差分输出摆幅为3V,以此OTA为核心的采样保持放大器(SHA)的最大采样频率为125MHz。

峰值保持放大器

用三只集成电路、一只与非门和一些无源器件可以组成一个简易的检测和保持最高电压峰值保持器。采保电路398只有在741比较器对其8脚的控制逻辑为高时才采样输入信号。在连续上升的输入信号场合,输出应在一定时间内变化,555振荡器与比较器输出相与的信号启动采保电路工作。当振荡器输出为低时。

不外接电阻的双输入采样保持放大器

有些应用需要对一组模拟电压的采样．至少有两种传统方法可以满足这种要求。最常见的办法是将一个经典的模拟累加器与一个采样保持放大器级联。经典的模拟累加器是一个运放加上至少三只精密电阻。这些电阻的值应尽可能低．以避免影响累加器的带宽。但这些低值电阻会消耗功率。此外，累加器与采样保持放大器的结构也带来了另一种缺点．

能保持两个输入差的采样保持放大器

要满足采样两个信号差的需求，有两种经典的方案。一种方案是用一个仪表放大器将两个输入信号相减．仪表放大器的输出再连接到一个经典采样保持放大器的一只输入端。对一个单增益差分仪表放大器，优点是无需外接电阻，但这种方案也有不足．当输入极性相同，幅度相近时．它有相对较高的输出失真。此时．两个输入信号的差值接近于OV，因此放大器更容易受采样与保持放大器残余动态缺陷的影响。另一种方案是用两只采样保持放大器．对两个输入电压单独采样．并在仪表放大器处将两个放大器的输出相减。这种方案下．相似输入波形的输出信号相对误差要低于第一个方案。

一款2G/s采样率20 GHz带宽主从式跟踪保持电路设计研究

设计了一款全差分、20 GHz带宽主从式跟踪保持芯片(MS-THA)。该芯片采样率为2 G/s,工作带宽大于20 GHz,采用0.13μm SiGe BiCMOS工艺实现。该芯片采用传统的开关发射极跟随器(SEF)作为跟踪保持核心电路,Cherryhooper电路作为输入缓冲和输出缓冲的带宽增强核心电路,并利用交叉反馈电容抑制馈通。为了验证上述电路的有效性,设计了一个单级THA电路,测试结果为MS-THA电路提供了足够的支持。在单电源+3.3 V供电、输入直流电平为0 V,2 G/s采样率以及-3 dBm输入信号功率条件下,获得的单端输出无杂散动态范围小于-23.5 dB,总功耗约为300 mW。

一种全差分CMO S采样/保持电路

文章对影响采样/保持电路精度的电荷注入效应和时钟馈通效应进行了分析,提出了一种全差分CMOS采样/保持电路的设计方案,有效地消除了电荷注入效应误差和时钟馈通误差,极大地减小了其非线性误差,并保证了较高的精度。设计的电路采用TSMC 0.35μm CMOS工艺提供的PDK,在Cadence SpectreS环境下进行仿真验证。测试结果表明,电路信噪比达-81 dB,积分非线性为±0.25 LSB。该电路已运用到一种高速高精度A/D转换器中,性能良好。

放大技术、放大器

Y2001-62725-439 0118579完成固有抗混淆滤波的取样保持放大器及其在数字接收机中应用=Sample-and-hold amplifiers performing internal antialiasing filtering and their applications in digitalreceivers[会,英]/Poberezhskiy,Y.& Poberezhskiy,G.//2000 IEEE International Symposium on Circurtsand Systems,Vol.3.—439～442(HC)本文说明合理选择加权函数和信道数目时加权积分多路取样保持放大器完成固有抗混淆滤波,若不用传统抗混淆滤波器,在数字接收机中固有抗混淆滤波的优点是非常有意义的。

放大技术、放大器

Y2001-62591-245 0113205采用硅/硅锗异质结双极晶体管技术的宽带10GHz 跟踪与保持放大器=A brodband 10GHz track-and-hold inSi/SiGe HBT technology[会,英]/Jensen,J.& Larson,L.//2000 IEEE Custom Integrated Circuits Confer-ence.—245～248(EC)0113206磁绝缘线振荡器中空间电荷的调制[刊]/丁武//强激光与粒子束.—2001,13(2).—213～218(K)

流水线ADC功耗优化算法及其硬件实现

提出了一种针对流水线模数转换器的功耗优化算法,包括各级分辨率的分配、电容缩减、各级电流控制、各级电路结构选择和最后确认五部分.采用了上述功耗优化算法,并引入了改进的取样保持放大器和比较器,在TSMC0.18μmCMOS工艺下,设计了一个10位,取样速率80MHz的流水线ADC.在40MHz输入信号下,SNDR和SFDR分别为58.1dB和60.14dB,功耗为57mW.原型测试结果说明此算法可在保证ADC特性的前提下,达到功耗优化的目的.

AD574A模数转换器的更新换代产品——AD1674

介绍了AD574、AD574A、AD674A、AD674B、AD774B及AD1674的共同点与不同点,指出今后设计新产品时,应采用AD1674新产品替代那些即将过时的老产品.在维修老设备时,遇有AD574、AD574A可用替代产品AD674A、AD674B、AD774B及AD1674进行更换.

0.13μm CMOS 60dB SFDR的8bit 250MS/s模数转换器(英文)

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC)。在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA)。为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减。在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mW。在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45。有效输入带宽大于70 MHz。该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800μm×700μm。

超高速二相RF脉冲调制器设计

在相位编码脉冲压缩雷达中产生超高速的RF调制脉冲是一项关键技术。通常采用PIN开关或GaAs开关来实现,但这种调制器由于受自身机理的影响,开关速度一般很难做到纳秒量级。介绍一种产生二相RF调制脉冲的新颖方法,采用高速采样保持放大器与射频开关相结合,产生纳秒量级RF脉冲。该调制器产生的射频脉冲具有脉宽更窄、上升下降时间更短等优点。实际试验结果表明,其脉冲宽度可达8 ns以下,上升、下降沿500 ps以下,可应用于多种高性能电子系统。

一种低功耗高精度模数转换器的设计

本文描述一个基于0.25μmCMOS工艺的、低功耗的13b,15MS/s流水线ADC的设计。为了达到13b的转换精度,在电路设计中采用了电容误差平均技术和增益自举运算放大器;为了实现低功耗设计,在电路设计中综合采用了运算放大器共享、输入采样保持放大器消去、按比例缩小和动态比较器等技术。在考虑工艺实现中的非理想因素的条件下,对ADC电路进行晶体管级Monte-Carlo仿真,当ADC以15MHz的采样率对1.1MHz的正弦输入信号进行采样转换时,在其输出得到了80.8dBc的非杂散动态范围(SFDR),并且此时ADC模拟部分的功耗仅为10mW。结果表明:该ADC达到了13b15MS/s的设计性能,实现了低功耗的设计目标。

一种280 mW,78 dB SNR,88 dB SFDR流水线ADC设计

为满足接收机系统的应用需求,采用标准0.18μm CMOS工艺设计实现了一款16bit高精度高速pipelined ADC,电源电压1.8V,采样频率120MHz。为了降低SHA-less结构带来的非线性问题,引入高线性输入缓冲器。测试结果表明,在不明显增加芯片功耗的同时能够实现较高的性能,有效位数达到13bit。输入信号57MHz,幅度-1dBFS时,SNR、SNDR、SFDR分别达到78dBFS、78dBFS、88dB;输入信号313MHz、幅度-1dBFS时,SNR、SNDR、SFDR分别达到70dBFS、70dBFS、78dB。

一款7 Bit 250 Msps射频采样SAR ADC的设计

针对软件无线电架构的导航接收机对模数转换器的高输入带宽、高速及低功耗的需求,通过集成低功耗宽带采样保持电路及新型非二进制权重的电容阵列数模转换器电路,采用逐次逼近型模数转换器架构,设计实现了一款射频直接采样SAR模数转换器。采用55 nm CMOS工艺电路设计、版图设计、仿真及硅流片验证,测试结果表明,该ADC实现了34 dB SNDR、36 dB SFDR和1.6 GHz的模拟输入信号带宽。该ADC的版图面积为670μm×390μm,功耗为9.6 mW。