基于DCME算法的RS译码器设计

研究了一种改进的RS(Reed-Solomon)时域译码器。分别使用MATLAB和QuartusⅡ软件设计了GF(2M)上的加法、乘法、求逆运算模块,并以这些模块为基础,采用修正的欧几里得算法DCME(Degree Computationless Modified Euclid)与有限域上快速傅立叶变换算法相结合的思想,实现了RS的软、硬件译码。在此基础上以具有3个符号纠错能力的RS(15,9)译码器为例,完成了RS译码器的FPGA设计,并给出了译码过程中各步骤的仿真结果。仿真结果表明,此RS译码器运行效率高,满足实时通信传输需要;具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。

基于MEA算法的RS(255,223)码的译码软件实现

遵循有限域上多项式的运算规则,使用MATLAB软件设计了GF(28)上的加法、乘法、求逆运算模块,并以这些模块为基础,采用修正的欧几里德算法(MEA)与有限域上快速傅立叶变换算法相结合的思想,实现了RS(255,223)的软件译码。此软件参数可调,可以适应GF(2n)域(n≤8)上不同本原多项式、不同纠错能力的RS码,具有很强的通用性。仿真结果表明,所设计的RS(255,223)译码软件运行效率高,满足实时通信传输需要;并为算法开发、验证和硬件设计调试提供了一种强有力的辅助手段。

一种新型删信删余RS码译码器

针对传统Reed-Solomon(RS)码译码器不适合IEEE802.16d系统的RS码的译码问题,提出了一种新的可变速率删信删余RS码译码器优化设计结构.在编码器中,采用系数对称的生成多项式,减少了迦罗华域(GF)乘法器的个数.在译码器中,采用改变修正的欧几里德算法(MEA)中的初始条件来求解关键方程,并在传统删信RS码译码器的基础上,设计了新的删信删余RS码译码器结构.在现场可编程门阵列((FPGA)芯片上实现和验证了该设计结构,同时针对IEEE802.16d系统中六种不同码型的RS码,分析了在给定工作时钟的条件下可以达到的最大译码吞吐率.结果表明,该译码器结构可以达到至少30Mbps的译码吞吐率,能够满足IEEE802.16d系统的要求.

弹载数据链系统实时RS译码器设计

为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS(Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基础上进一步优化,实现了一种新型RS码实时译码器。为减少系统复杂度,该译码器复用4组基本运算单元以完成错误位置多项式和错误值多项式计算,同时也没有插入额外的流水线结构,译码过程所需的GF(28)域求逆运算则通过查找表结构实现。整个设计已经在Altera公司的EP2S15器件上通过综合和验证,与同类设计相比占用资源大大减少,适合于高可靠性导弹数据链系统开发。

并行流水结构的RS(255,233)译码器设计与实现

介绍了RS(255,223)码及其译码原理,基于修正欧几里德(Modified Euclidean,ME)算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。