双像素压缩成像系统设计与实现

在深入研究单像素相机原理及结构的基础上,发现单像素相机存在固有的结构缺陷,需要预先测量和补偿操作,导致运算复杂、系统误差增大等问题.针对这些问题,对单像素相机结构进行改进,设计对称信号通路收集数字微镜器(DMD)阵列2个状态的反射光,然后将2路测量结果相减直接得到测量值.该方案简化了单像素相机的测量和计算过程,有效减少了系统误差;更为重要的是,双像素相机的测量矩阵相当于三值伪随机测量矩阵,相对于单像素相机的二值伪随机测量,可大大提高信号重建精度.基于双像素压缩成像系统方案,采用上海辛同公司开发的数字微镜阵列,搭建了成像系统硬件平台并进行测试,验证了系统的有效性.

MPEG-4像素压缩模块的DSP实现

文章在TMS320C6204定点DSP芯片上实现了MPEG-4像素压缩模块的优化。重点讨论了一种快速的DCT/IDCT算法在DSP上的实现,并针对其中最耗时的DCT/IDCT、量化/反量化算法做了软件优化,有效的降低了整个模块的运行时钟数。实验结果表明本文的算法和优化结果都取得了良好的效果。

压缩超级像素遗传算法重现离轴电子全息图

对重现离轴电子全息图的遗传算法进行了研究,讨论了参考波波矢和超级像素尺寸对重现结果的影响规律,并在此基础上对遗传算法进行了改进。遗传算法利用了全息图的全部信息因而得到较好的重现效果,与传统的滤波重现相比,该方法重现的振幅和相位误差分别下降了69%和64%。讨论结果表明,超级像素中必需包含一到两个周期的参考波以保证较好的重现效果,而参考波的取向对重现结果没有显著的影响;在垂直于参考波波矢方向上压缩超级像素的尺寸,可以进一步提高全息图的重现精度。本文提出了压缩超级像素遗传算法,与常规超级像素遗传算法相比,该方法重现的振幅和相位误差分别减小了15%和7%。

利用格雷码和像素分解提升PPM压缩效果

数字灰度图像中邻近的像素倾向于具有相似的亮度。像素亮度一般情况下用普通二进制编码。然而,采用普通二进制编码,比特间的相关并不能反映像素亮度之间的相近度。本研究采用了格雷码而非普通二进制编码,并将图像分解为子图像(分别是2个、4个和8个)。每个分解后的子图像将分别用PPM压缩(PPM是一种基于背景的适应性数据无损方案)。该方案在8个自然场景图像中测试。结果显示同等条件下采用格雷码和像素分解提升了PPM压缩效果。

基于压缩传感的单点太赫兹成像

太赫兹(Terahertz,1THz=1012Hz)波通常是指频率在0.1THz～10THz(波长在3mm～30um)范围内的电磁辐射.随着THz相关技术的发展,THz成像技术在更多领域将显示其更大的实用价值.在本文中,我们对物体进行单点THz成像,此系统的核心是一个单像素探测器和一系列随机掩膜板.成像的方式是基于压缩传感理论(CS).此理论主要包括信号稀疏表示,编码测量和重建算法三部分.其核心思想是将压缩与采样合并进行,首先采集图像的非自适应线性投影(测量值),然后根据相应重构算法由测量值重构原始图像.此系统通过测量图像和单一掩膜板的内积来得到单一THz强度值,最后得到一系列与掩膜板数目相同的测量值.CS理论可以从比N2少得多的测量值中来重建一幅N×N的图像,从而缩短成像时间.这种单点成像系统消除了对物体或THz波束进行光栅扫描的必要,不但提高了成像速度,而且保持了单像素探测的高灵敏度.我们利用连续THz波源—返波振荡器来进行实验并得到了初步实验结果.

基于置乱变换的图像关键信息隐藏算法

常规算法分解图像关键信息时,像素点中存在编码冗余,导致信息隐藏后保密性较差.提出基于置乱变换的图像关键信息隐藏算法.通过一维线性预测去除图像像素冗余,求出预测误差,经过数据集合映射去除心理视觉冗余,将分层图像转换为二进制图像,消除图像编码冗余;采用多普勒效应分解压缩图像中的关键信息,利用小波变换计算图像的概率分布密度,实现图像关键信息加密;利用置乱变换技术变换关键信息像素位置,使其插入像素对,隐藏在像素对的相位分量中,从而实现图像信息的宏观置乱和微观置乱.实验结果表明,相比常规算法,降低了隐藏关键信息后加密图像的不动点比和对角方向相关系数,提高了关键信息被攻击难度,充分保证了关键信息的保密性.

一种干法刻蚀形成高深宽比CIS Deep-P Well IMP掩模的工艺方法的探究

为有效提升CIS(CMOS Image Sensor)器件的FWC(Full Well Capacity),需要将更高能量的DWP IMP注入到更小的space pattern区,相比较单一的光刻胶,引入TRL(TriLayer:PR/Si HM/SOC)并使用干刻方法能有效地形成了high-aspect-ratio(高深宽比,>20)的图案掩模。其中,DPW IMP阻挡掩模可以做到更厚,约4.2μm,DPW pattern的space可以做到更小,约0.2μm。该工艺革新为后续deeper DPW IMP,pixel shrinking,同时提升CIS器件的FWC光素性能提供了可能,针对引入TRL的干刻工艺的主要建立过程予以技术说明。