H.264中1/4精度像素插值算法的一种硬件实现架构

提出了一种适用于H.264标准中1/4精度像素插值算法的硬件实现架构。对于亮度分量,采用了一维处理单元(PE)阵列来实现1/4精度像素插值算法中的亮度半像素的插值,同时采用一个6×4的寄存器阵列转置已得到的半像素以进行下一步的亮度的1/4精度像素插值。而对于色度分量,笔者采用了一种只含移位和加法运算的插值核架构来实现色度的1/8像素插值。笔者提出的架构可在一定的时钟周期内,计算出不同位置上的插值像素,且有面积小,速度快的特点。

HEVC分像素插值与自适应环路滤波融合结构设计

在高效率视频编码(HEVC)的解码过程中,分像素插值和自适应环路滤波(ALF)是计算密集度最高的2个环节.针对传统的滤波器设计方法学在硬件资源优化方面存在的不足,提出一种HEVC分像素插值与ALF融合的滤波结构设计.通过分析传统滤波结构及其相应算法,利用改进的ALF结构处理分像素插值的垂直滤波运算,简化了分像素插值结构并降低了整体硬件开销.实验结果表明,该设计可满足HEVC标准HDTV 1080p(1920×1080@30fps)分辨率视频解码的实时性要求,同时其电路总面积在传统设计方案的基础上减少了28%.

一种高性能高清视频编码分像素插值滤波算法

为提高高清晰度视频编码的效率,基于一维立方卷积滤波原理提出了一种新的分像素插值滤波算法。实验结果表明,该插值算法与H.264/AVC标准中规定的6抽头插值滤波相比,在相同码率下,对高清晰度视频的编码信噪比可以提高0.5 dB;同时,解码端存储复杂度降低了19%,计算复杂度相当。

遥感图像亚像素插值拟合配准方法

采用迭代插值曲面拟合法对TDICCD多通道图像中的少量重叠像素进行配准,利用空域互相关系数来进行评价,在一个像素精度配准的基础上采用亚像素补偿算法。结合像素插值和曲线拟合,在迭代过程中同时进行精准的插值计算和快速收敛的曲面拟合。进行亚像素配准计算并和其它算法进行比较,实验结果证明,该算法的精度能达到0.01pixel,计算速度比插值法提高了大约3倍。

多标准视频解码可重构分像素插值结构设计

在各类高清视频解码过程中,分像素插值是计算最为密集的处理环节之一.针对已有分像素插值结构在兼顾性能与灵活性方面所存在的不足,提出一种适用于多标准视频解码处理的可重构分像素插值结构设计.通过分析不同标准的插值计算模式之间的共性与差异,提出一种新型可重构并串混合滤波结构,其中的数据传输通路、输入/输出数据模式以及滤波计算单元均可进行动态配置,能够支持包括VC-1,H.264/263,AVS和MPEG-1/2/4在内的多种视频标准.实验结果表明,该设计能够完成多标准实时HDTV 1080 p(1920x1088@30 fps)视频解码;同已有工作相比,该设计在同等硅片资源下能够支持更多高清视频编解码标准.该设计目前已实际应用在一款多媒体SoC芯片中.

多标准可配置的视频编码亚像素插值结构

针对视频编码中存在的各种不同的亚像素插值方法,提出了一种支持多种标准的可配置插值结构。该结构采用2个独立的8阶插值滤波器,每个滤波器配置一个独立参数寄存器,可灵活配置任意1/4像素位置的滤波系数,从而实现对各种亚像素插值方法的支持。2个滤波器采用两步法策略进行插值,可以减少约46%的计算量。采用SMIC 0.13μm CMOS标准单元工艺对该结构进行综合,其工作频率可以达到400MHz,面积约为32.6k门。实验结果显示,该滤波结构工作在250MHz时,可满足1920×1080、30fps的高清视频应用的实时插值计算。

基于H.264快速半像素插值算法的VLSI实现

提出一种快速半像素插值算法的VLSI硬件结构,该结构充分利用中间数据,有效地降低了分像素运动估计的计算量。采用Altera FPGA开发平台进行验证,系统可稳定地工作在135 MHz时钟频率下,并实时编解码1080P@25fps高清视频,满足系统的实时性要求。

基于灰度的亚像素插值视觉测量方法

针对现有视觉测量中的检测代价高,精度低和速度慢问题,该文提出一种基于计算机机器视觉的紧密内插值亚像素测量方法。该方法基于线性插值算法的原理,结合常规边缘检测方法和图像的灰度曲线图,利用阈值分割和标准长度进行亚像素自适应阈值选择。为验证该方法的有效性,对标准量块长度进行测量实验,并分析测量系统的误差影响因素。相比于传统的 Canny 算子方法检测结果,该方法的平均测量准确度提升 46.2%。实验结果表明该算法的测量精度较高,可以快速、精确地测量出物体的几何尺寸。

AVS分数像素插值算法的VLSI实现

基于AVS运动补偿分数像素插值算法,提出了一种新的VLSI结构,满足了AVS基准档次6.2级别(1920×1080,4:2:2,30f/s)高清视频实时解码的要求。介绍了AVS分数像素插值算法,采用一种新的基于移位寄存器的寄存器文件作为内部像素存储器,提高了并行处理效率,并将脉动阵列应用到AVS插值滤波器中,有效提高了运动补偿插值运算的速度。

基于XSBase270平台的AVS解码器亚像素插值优化

亚像素样本插值是视频解码器中计算量最大、耗时最长的部分,在我国第二代信源编码标准AVS的解码器中也不例外。通过图像扩展避免了获取整像素样本时的边界判断;根据运动矢量判断是否需要进行水平、垂直方向的色度分像素插值,据此对色度插值分四种情况分别实现;并且以查表方式实现了亮、色度插值时的分支跳转,减少跳转耗时。结合上述三种方法,提高了XS-Base270平台上AVS解码器的亚像素插值部分的性能,在完全不影响解码质量的情况下,减少了20%到30%亚像素插值耗费的时间。

基于像素插值的改进PMVS稠密重建方法

针对纹理稀疏区域重建效果差的问题,本文提出一种基于像素插值的改进稠密重建算法.基于面片的多视图稠密重建方法(PMVS)能够自动忽略外部点和障碍点,相比较于其他三维稠密重建算法该算法更准确,简单,高效.但是在纹理稀疏的区域会出现孔洞残缺等问题,且现有的匹配候选点选取策略会使得局部细节失真边缘残缺.本文针对这些问题提出了一种基于像素插值的特征点选取方法,增加纹理稀疏区域的特征点,使特征点分布均匀,提出一种更合理的候选点选取策略,减少错误匹配.实验表明本文提出的方法不仅能保证纹理稀疏区域的重建效果,还能有效剔除误匹配点,提高重建精度.

H.264/AVC子像素插值的高性能流水线设计及实现

针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×4块插值过程的并行操作.第2层流水机制利用插值运算算法中1/2像素值之间的无依赖性以及水平和垂直插值运算过程的对称性,加速了各子像素位置处的像素插值运算过程.核心插值运算单元包括13个6阶滤波器、4个双线性插值滤波器和4个色度插值滤波器.插值运算过程的并行流水机制至少缩减了75%的插值运算时间.实验结果表明,与其他同领域工作相比,该架构设计的硬件开销较小,外部存储器访问量降低了47%,子像素插值性能提高了30%.

大面阵航摄影像重建高效像素插值算法研究

大面阵或超大面阵数字航摄影像往往由多个子影像组成,且数据量较大,而最终合成影像的每一个像素都是从这些子影像内插而得,所以影像复合处理过程中涉及的几何形变等图像操作就会变得十分耗时,严重影响大面阵影像的重建效率,并影响相机的使用效能。文中对此提出一种快速高阶多项式图像插值方法,在尽可能不引入像素插值误差而损失影像自身固有几何量测精度的前提下,大幅度降低数据处理的计算复杂度,满足大幅面数字航摄影像重建对精度与效率的双重要求。

AVS视频编码中分像素插值的SSE2优化方法

视频编码中分像素插值是运动补偿中比较复杂的算法,耗时较长。利用SSE2指令系统并行处理的特性,针对AVS视频编码的分像素插值部分提出一种优化算法。实验结果表明,该算法可使该模块的平均执行时间缩短为原来的1/3。

H.264/AVC中分像素插值模块的可重构设计

针对H.264/AVC中分像素插值算法,提出并实现了4×4基本块的分像素插值模块的可重构流水线结构,具有可并行处理数据和连续插值等优点,同时利用该结构设计了其他块模式。在UMC0.18μm工艺下,最大频率140MHz时,综合逻辑门数为32×103门,能够满足HDTV视频图像实时处理的要求。

基于SSE2对H.265/HEVC中分像素插值的优化

分像素插值算法是视频编码算法中的一项关键技术,对视频编码性能有非常重要的影响。在最新的视频编码标准H.265/HEVC中,提出了使用DCT插值滤波器（DCTIF）分别进行半像素和1/4像素插值,但是计算复杂度较大,尤其对于高分辨率和超高分辨率的视频编码应用。对滤波器系数的理论推导过程进行了详细介绍,并利用SSE2指令集进行了优化设计和实现,实验结果表明该方法比参考代码中的方法提高了217%～259%的性能。

阵列处理器上一种基于DFGSP的分像素插值算法实现

提出一种基于深度优先贪婪搜索(Depth First Greedy Search Partitioning,DFGSP)的分像素插值任务划分映射方法,采用任务并行的方式,按深度优先搜索节点的方式减少子任务之间的通信量。对分像素插值算法的数据流图划分后设计合理并行方案,以极大限度利用处理元为原则进行贪婪搜索,并在项目组前期研究的阵列处理器(DPR-CODEC)上加速实现。实验表明,该方法执行时间远低于两步搜索方案,与未优化的原始HEVC插值滤波器相比,硬件资源占用减少72%。

HEVC中分像素插值算法的动态可重构实现

针对高效视频编码(high efficiency video coding,HEVC)分像素运动估计亮度分量插值算法计算量大、冗余度高、难以实现不同编码块之间灵活切换的问题,提出一种动态可重构且具有高数据复用率的分像素插值算法实现方法。根据编码单元(coding unit,CU)的规模和大小自适应地对其周围参考像素块进行插值计算,得到最优预测单元的编码模式和运动矢量。实验结果表明,与专用硬件实现的分像素插值算法相比,不同编码块灵活切换的同时,参考像素的读取数量减少43.8%,硬件资源消耗减少18.5%。

H．264编码器中1／4像素精度插值算法的VLSI实现

H.264视频编码标准中引入了1/4像素精度插值算法,大大提高了压缩效率,但同时使运算复杂度增加、存储带宽增大。针对以上问题,从运动估计的角度出发,采用一步插值法和数据复用技术,可使带宽减少26%,处理周期可减少45%;设计了相应的硬件结构:采用了5级流水线实现一步插值算法,通过输入缓冲单元实现了参考数据的复用;针对插值过程中产生的大量数据,采用乒乓操作结构,保证数据及时传递。该结构可以显著降低带宽,提高吞吐率,完全可以应用于实时编码器中。

采用Wallace树优化的分像素运动估计插值滤波算法

提出一种基于Wallace树优化的HEVC/H.265分像素插值滤波算法的实现方案.模块采用按行流水插值架构,通过Wallace树压缩器对插值过程中的各项进行压缩,仅在最终输出结果时使用加法器.该算法不仅减少了硬件面积,而且提高了模块可工作的最高频率.将所提算法在硬件上进行验证,硬件设计以Verilog HDL语言描述,以8 px×8 px大小PU为最小插值单元,使用Modelsim进行功能仿真验证,在Synopsys Design Compiler中以SAED(Synopsys Armenia education department)32 nm标准单元库进行综合,模块可达到的最高工作频率为636.9 MHz,逻辑门数为32960,吞吐率为11.3 px/时钟周期.