在高速通信过程中,数据处理系统通常需要数据缓存来实时存储收到的数据。利用现场可编程门阵列(field programmable gate array,FPGA)内部资源构建的先进先出(first in first out,FIFO),其容量有限,在数据通信过程中由于读写速度不匹配...在高速通信过程中,数据处理系统通常需要数据缓存来实时存储收到的数据。利用现场可编程门阵列(field programmable gate array,FPGA)内部资源构建的先进先出(first in first out,FIFO),其容量有限,在数据通信过程中由于读写速度不匹配而导致FIFO溢出,从而出现丢数现象。为此设计并实现了一种三级缓存结构,在FPGA外部引入1 MByte容量的静态随机存储器(static random access memory,SRAM)作为中间级缓存,输入级和输出级缓存为FPGA内部的FIFO,FPGA控制数据的传输和对SRAM的读写操作。采用三级缓存技术,简化了硬件复杂度,提高了设计的可实现性,经多次测试表明,本技术稳定可靠。展开更多
文摘在高速通信过程中,数据处理系统通常需要数据缓存来实时存储收到的数据。利用现场可编程门阵列(field programmable gate array,FPGA)内部资源构建的先进先出(first in first out,FIFO),其容量有限,在数据通信过程中由于读写速度不匹配而导致FIFO溢出,从而出现丢数现象。为此设计并实现了一种三级缓存结构,在FPGA外部引入1 MByte容量的静态随机存储器(static random access memory,SRAM)作为中间级缓存,输入级和输出级缓存为FPGA内部的FIFO,FPGA控制数据的传输和对SRAM的读写操作。采用三级缓存技术,简化了硬件复杂度,提高了设计的可实现性,经多次测试表明,本技术稳定可靠。
