全定制CORDIC运算器设计

浮点三角函数计算是导航系统、三维图像处理、雷达信号预处理等领域的基本运算。本文采用CORDIC算法及全定制集成电路设计方法实现了一种浮点三角函数计算电路,其输出数据兼容IEEE-754单精度浮点数标准。本文首先介绍了CORDIC算法的原理,并根据性能优先的原则采用了流水线结构;然后给出了基于SMIC 0.13μm 1P8M CMOS工艺下的静态电路结构及版图设计。全定制CORDIC运算器的面积为605 284μm2,最长路径延时(SS条件下)为3.013ns。

全定制集成电路设计实践教学研究

全定制集成电路设计实践教学是实现微电子专业精英人才培养的重要实践环节之一。为了在有限的教学时间内使大多数学生不但能够熟练掌握集成电路设计EDA软件工具的运用,并且激发学生的学习兴趣和培养创造性思维能力,教师在基础类实践、分析纠错类实践、综合设计类实践三大环节中采用了多种教学方法来实现不同阶段的教学目的,为增强学生自信心和发挥主观能动性创造了良好的教学环境。

YHFT-DX处理器全定制EDA技术的开发与应用

在YHFT-DX处理器的研制中,研究并实现了多项支撑全定制设计的EDA技术。针对全定制设计的功能验证,研究并实现了层次式功能模型自动提取技术,能够将晶体管级网表转化为等效的RTL级网表。研究并实现了晶体管级混合时序分析方法,可自动分析全定制设计的延时,并采用多线程并行的方法获得了约10倍左右的速度提升。为提高模拟结果分析的效率,开发了一个延时提取的工具Aimeasure。开发了两个信号完整性分析工具PNVisual和NoiseSpy,分别用于全定制设计的IR-Drop分析和噪声分析。上述技术已在YHFT-DX处理器的设计中得到了广泛应用,有效提高了全定制设计的效率与质量。

双通道前导1预判模块的全定制版图设计与验证

前导1判断模块是浮点加法运算中不可缺少的部分,在运算结果产生之前就对运算结果进行预测的方式叫做前导1预判,相应的电路叫前导1预判电路。经过改进的双通道前导1预判电路与单通道运算结构相比具有更高的运算速度,而全定制的版图设计方法具有减小单元面积和时延的优点,用全定制版图设计的方法来设计双通道前导1预判模块,能够进一步提高其性能。

全定制版图设计中共享技术初探

全定制版图在超大规模集成电路的版图设计中起着重要的作用,利用全定制技术可以大大节省版图的面积并能有效得提高版图的性能。而共享技术是全定制版图设计方法中所使用的主要技术之一,这一技术的研究对于节省版图面积有着重要意义。本文通过介绍如何利用全定制版图设计方法设计一个buffer的版图说明了全定制版图的设计方法,并介绍了如何在版图设计过程中利用"共享"技术。研究结果表明使用了共享技术后的版图面积将大大节省。

32位微处理器中存储管理单元的全定制设计

介绍了一种支持32位精简指令集处理器中页式地址管理的存储管理单元(MMU)的设计与实现。该单元实现了完整的虚实地址转换功能和保护机制,支持固定映射和地址转换旁路缓冲器转换两种模式。该单元基于全定制设计方式完成设计,采用中芯国际0.18μm工艺。两次流片后的测试结果表明,采用此设计的32位微处理器可以正常地完成所定义的各类存储管理功能,可以正常地启动和运行Linux操作系统。

全定制交叉节点队列片上路由器

多核技术已经成为现在芯片发展的主流,片上路由器成为核间通信的主要方式。在半导体技术进入深亚微米阶段,对于片上路由器的时延、面积和功耗等性能提出了更高的要求。大量文章研究新型路由器结构以满足高性能路由器的要求。根据排队论模型对交叉节点队列路由器进行了Matlab建模仿真,确定了队列深度为4及轮询算法在交叉节点队列路由器中能获得更加平衡的性能。然后,提出了交叉节点队列路由器的各主要模块结构,并以此设计了各模块RTL电路。最后,使用Free PDK45nm工艺库,对所设计的交叉节点队列路由器进行了全定制版图设计与仿真。在工作温度70℃,电源电压1.1V条件下,该路由器关键路径时延为0.271ns,版图总面积为84500μm2,平均功耗为267.5438m W。

实现数字与模拟功能的全定制电路

本文提出了一种可实现二值、三值组合逻辑、时序逻辑和多路数字模拟开关等功能的全定制多功能多值逻辑阵列集成电路(简称MMAIC)。理论分析和实验证明:MMAIC为信号的非破坏性信息处理提供了一种新的硬件手段。其功能明显优于同类的二值产品。

一种32位全定制高速乘法器设计

对乘法器的多种实现方式作了综合比较 ,分析并实现了一种 32位全定制高速乘法器 ,该乘法器与 Synopsys DesignWare相应的乘法器相比速度快 14 %左右 .最后对 ASIC设计者选择不同用途的乘法器提供了相应的准则 .

一种使用Advance MS的全定制加法器加速设计

采用一种加速全定制IC设计的方法,完成了基于CSMC(华润上华)0.5 μm工艺的32位加法器的设计。使用动态差分多米诺逻辑,实现了基于Brent-Kung树结构的超前进位加法器;采用Mentor Graphics Advance MS仿真软件,加速进行Spice网表的仿真和版图后仿。仿真结果验证了Spice网表的正确性,得出加法器在版图后仿的关键路径延时为4.62 ns,整个设计流程可以应用于其他一些重要核心单元的全定制设计。

ASIC的实现：全定制IC和半定制IC

ＡＳＩＣ是一种非常有用的集成电路门类。它的实现技术主要分为全定制和半定制。本文介绍了实现ＡＳＩＣ的主要技术：门陈列，标准单元，宏单元，ＰＬＡ，ＰＬＤ，ＦＰＧＡ等。最后，简单地讨论了ＡＳＩＣ设计的工具：计算机及其应用软件。

基于全定制模块信号完整性的分析

针对目前分析全定制信号完整性EDA工具的缺乏,文章提供了一套以Synopsys公司的产品———Nanosim为工具的分析全定制信号完整性的方法。首先对Nanosim的仿真精度进行了研究,然后给出了分析SI的具体模型和实际测试曲线及修正方法。

全定制心电采集的模拟集成电路设计

设计和实现了一种应用于健康监测设备的采集心电信号的模拟集成电路(IC)。该电路系统包括集成了右腿驱动电路的仪表放大器,二阶有源低通滤波器,第二级放大电路,高电源抑制比(PSRR)的低压差线性稳压电源(LDO)以及导联脱落检测电路。与其他已有的方案相比,该全定制模拟集成电路系统集成了工业级应用所需要的全部功能,并且表现出更好的共模抑制和电源抑制性能。芯片采用SMIC0.18μmCMOS工艺流片,且已完成测试,通过电极成功采集到人体心电信号。测试结果表明,该模拟IC实现了在0.5~100Hz带宽内51dB的增益,系统的共模抑制比和电源抑制比为75dB和90dB。在2.9V^5.5V电源电压下正常工作时,芯片消耗190μA的电流。

VLSI全定制版图分级LVS验证的研究

在VLSI芯片的全定制版图设计中,LVS验证日益复杂繁琐,本文系统介绍了用HERCULES实现LVS验证的原理、流程和配置文件,并讨论了如何用HERCULES高效率的实现分级LVS(Hierarchial LVS,简称HLVS)验证,这些技术和方法已经应用在成功流片的64位通用CPU全定制版图的设计中,提高了版图LVS验证的效率。

抗差分功耗分析攻击的AES SubByte模块全定制VLSI设计

基于灵敏放大器逻辑,采用全定制的方法,设计实现一种AES密码算法的SubByte模块.本文的设计能够实现电路的功耗与运算数据及操作顺序的无关性,从而能够有效地防止差分功耗分析攻击.本设计采用SMIC0.18um CMOS工艺,电路工作频率达到83.3MHz,其版图面积约为0.85mm2.因此,本设计可以广泛应用于高度安全性的对称加密运算设备.

全定制模块视图的产生与IP封装

文章首先说明了将全定制模块用在基于标准单元综合流程中、以及进行硬核IP封装时需要提交的模型与数据。详细分析了模块视图产生的方法、插值算法、Synopsys模型中查找表的跳变时间与负载电容索引点的合理取值、以及全定制模块特征值的类型及提取原理。最后,介绍了“银河飞腾—D4”高性能DSP中的全定制设计模块———桶形移位器与寄存器文件———的视图产生过程。

全定制集成电路设计教学改革探讨

《全定制集成电路设计》是本科集成电路相关专业对理论和实践都要求较高的专业基础课程。该文以设计一个满足延时参数的反相器为例,介绍一种实验教学方法,帮助学生理解课堂上介绍的两种延时计算模型,并掌握全定制集成电路基本单元库的设计方法及其相关EDA工具。学生通过两种延时模型的计算结果与仿真结果的比较,既能深刻理解书本上的理论知识,又能实际掌握全定制集成电路的设计能力,极大地激发了学生的学习积极性和创造性,并取得了良好的教学效果。

带定向通路的十读六写寄存器文件全定制设计

本文介绍了一个带定向通路的十读六写寄存器文件在0.18μmCMOS工艺下的全定制设计,与基于标准单元半定制寄存器文件相比,面积和功耗都缩小了近一半,延迟从2.34ns减小为1.2ns。在建立视图时,通过采用伪时序建模的方法大大减小了建模的工作量。该设计已运用于YHFT系列DSP芯片中。

全定制单元时序模型的建立

随着集成电路规模的不断增大,工艺尺寸的不断缩小,各种短沟效应及互连效应对电路性能的影响日益加重,时序收敛成为设计者面临的最棘手问题之一。时序验证是对电路的时序特性进行分析,检查设计能否满足性能要求,它在验证工作中占有非常重要的地位,是辅助设计人员寻找电路性能瓶颈的最主要手段。针对静态时序分析(STA)的应用,本文提出了为全定制单元建立时序模型的方法。这个方法考虑了信号渡越时间和输出负载的影响,经实验证明这个方法是可行的。

快速浮点加法器的全定制设计

描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 。