全局异步局部同步的带阈值的脉冲神经膜系统

带阈值的脉冲神经膜系统是一类生物启发式计算模型,提出该系统的灵感来自神经元电位变化与其活动的联系。对于带阈值的脉冲神经膜系统的计算能力研究,人们已证明该系统在极大同步工作模式下,作为产生数或接受数的计算设备时,是与图灵机等价(计算通用)的,而该系统在其他工作模式下的计算能力如何也是人们普遍关心的问题。文中研究的是带阈值脉冲神经膜系统在全局异步局部同步模式下产生数的能力,证明了突触带整数权重的相应系统是计算通用的,而突触带正整数权重的相应系统只能产生半线性数集。研究结果表明,突触权重的取值范围影响着全局异步局部同步工作模式下带阈值脉冲神经膜系统的计算能力。

类脑处理器异步片上网络架构

类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性.

非对称GALS系统异步接口设计

设计了一种新型点对点全局异步局部同步方式异步互连接口,采用非对称握手协议进行通讯,并在数据路径上加入异步可控FIFO,比传统的对称式异步接口时间利用率更高,并且能够实现数据的高速连续传输.在0.25μm工艺下,该接口发送和接收的最高频率可以分别达到670 MHz和1.45 GHz.该接口适用于对数据传输有较高要求的片上系统设计.

一种高速延时无关片上异步转同步通信接口的设计

该文提出一种可用于多核片上系统和片上网络的快速延时无关异同步通信接口,由在独特运行协议下工作的环形FIFO实现,可在支持多种数据传输协议的前提下,保证数据从异步模块到同步时钟模块的完整高速传输。在0.18μm标准CMOS工艺下,传输接口的延时为792 ps,平均能耗为4.87 pJ/request,可满足多核片上系统和片上网络芯片高速低功耗、鲁棒性强和重用性好的设计要求。

用于片上网络的高速低功耗多轨协议异步通信通道

针对传统片上网络中的通信通道功耗大、吞吐量低的缺点,提出一种用于片上网络的高速低功耗多轨协议异步通信通道,其具有检测完成自恢复的功能.每一级通道单元通过自动检测输出端的信号控制电路正常工作,加入门限门使整个通道单元延时不敏感,低延迟传输模块使前向传输延迟减少为1.5倍门延迟,1/4码的编码方式使电路功耗大大降低.在不同工艺模型和不同温度下对电路的性能和功耗进行仿真测试,结果表明,该通道单元最快可以在2.64 GHz的频率下工作,平均动态功耗为1.252 mW,可以满足高速低功耗的片上网络应用.

一种基于标准逻辑单元的GALS异步封装电路

基于点对点GALS模型,给出了异步封装电路的信号状态转换图(STG),基于Petrify设计了一种基于标准逻辑单元的GALS异步封装电路,包括同步/异步接口电路、具有分频及暂停功能的局部时钟等设计。由于所设计的异步封装电路具有不存在延时器件、没有使用特殊的异步逻辑单元等特点,所以论文基于两个同步计数器实现了GALS点对点模型进行仿真和FPGA验证,结果显示了整个异步封装及其GALS系统性能的正确性。

一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.

一种改进的GALS异步包装电路

GALS(全局异步、局部同步)架构适用于NoC的时钟分布,但现有的GALS需要定制地设计异步包装电路,不利于验证和集成.采用通用的数字ASIC设计流程,在仅使用已有标准单元的情况下,提出了一种新的基于FIFO的异步包装.通过此包装电路,实现了一个信号传输只需2步操作,提高了通信吞吐率.实验结果表明该包装电路在吞吐率和延迟上获得了显著改进.

高速自应答异步双轨推通道设计

针对全局异步、局部同步片上网络中不同传输速率下的数据传输问题,提出一种高速异步双轨推通道.该通道中的单元采用自应答控制,在减小前向延时的同时提高了吞吐率;双轨数据的传输采用对称结构的2条独立传输链路,避免了复杂的时序设计,降低了传输链路间的干扰,保证了数据的可靠传输.最后基于0.18μm标准CMOS工艺,在不同温度、不同工艺角下对4级通道的性能进行测试.结果表明,采用文中的异步通道前向延时为70ps,吞吐量为4.46GHz,功耗为2.71mW,可满足高速、低功耗、高鲁棒性的片上通信需求.

双轨异步环路收发器设计

设计实现了一种新型多点连接的GALS异步互连接口.该接口采用旁路式结构,避免了现有的馈通式结构接口由于时钟频繁启停造成的时间利用率和能量利用率低下的缺陷.该接口的数据传输采用四相双轨握手协议,简化了握手过程,进一步提高了速度.在TSMC0.25μm的工艺下,该接口的最高传输频率可以达到603.7MHz.该接口适用于对数据传输速度要求较高的SOC设计.

基于GALS的SOC异步接口研究

基于MOUSETRAP异步流水线结构提出了一种全局异步局部同步方式下的片上系统的异步互连接口架构.为实现异步接口电路的低功耗,对其进行了晶体管级的功耗优化设计.同时,利用基于多级供电电压控制下的延时可调机制,以缓解该异步互连中匹配延时链设计困难带来工艺可移植性差的问题.该接口适用于对数据传输率和功耗有较高要求的多电压供电片上系统设计.

高速环形FIFO的设计

针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送和接收,保证数据的完整高速传输.在0.18μm标准CMOS工艺下,FIFO的传输延时为681 ps,每响应一个传输请求的平均能耗为6.45 pJ,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.

片上网络互连线延迟故障测试方法研究

基于GALS结构的NoC节点间通常拥有较长的互连线,并且采用异步方式进行通信,对延迟匹配的要求较高。该文提出了一种内建自测试方法,完成跨时钟域互连链路的延迟测试问题。针对该方法完成了相应的测试电路以及测试矢量生成模块的设计与仿真,并在FPGA中实现该电路以验证测试电路的功能和性能。仿真与硬件验证结果都表明,所设计的测试电路以及ATPG模块能够实现NoC互连线延迟故障诊断的功能;该文的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。

一种GALS单通道协议自定时通信电路

本文提出了一种用于GALS(Globally Asynchronous Locally Synchronous)系统的单通道握手协议自定时通信电路,电路不需应答信号即可完成数据传输。在归零(return to zero)过程中加入了零协议逻辑(Null Convention Logic)门限门,使后向传输准延时不敏感;前向传输延迟小于2个门延时,优于传统的STFB(Single-track full buffer)电路和GasP电路。基于0.18μm CMOS工艺对不同温度下的电路功能和性能进行了仿真测试,10级串连情况下可允许发送端最高以2.56GHz的速度发送数据且功耗较低。此通信电路所具有的准延时不敏感和高速的特点使其可满足GALS应用的需求。

非经典切片优化的同步运行时检验方法

利用现有的同步IP核来构建全局异步局部同步系统是未来片上系统设计的一个重要发展方向。在整个设计流程中,正确的接口设计和同步问题是至关重要的。该文提出一种改进的抽象时序图与基于计算切片优化技术的谓词检测方法相结合的同步验证技术。该技术可以使待检查的全局状态空间的规模指数级缩减,使验证效率得到提高。

面向构件“即插即用”式复用的平台设计

平台系统设计复杂度的持续增长,使构件互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题日益复杂。针对构件间基于总线互连的通信架构的可扩展性和可复用性差等问题,引入基于分组交换网络的构件互连架构,该架构采用全局异步局部同步机制,采用可扩展的分组交换通信框架,支持构件"即插即用"式复用为基础的平台设计,同时解决了构件间互联的通信瓶颈问题。

基于功能和架构分离的平台化系统设计

面对系统复杂度以及TM(Time-to-Market)的双重压力,基于设计复用的平台化技术成为提高设计生产力的有效手段。通过在系统设计中将功能和架构分离,在构件设计中将计算和通信功能分离,利于构件和架构的独立开发。基于以上分离思想的全局异步局部同步(G lobally Asynchronous and Locally Synchronous GALS)系统架构,为平台设计提供了更高层次的可复用的通信架构,缩短了构件间互联的验证时间。

采用同步分析的零延迟GRLS通信机制

全局异步局部同步(GALS)与频率调整相结合能够有效地降低动态功耗.针对频率切换以及跨时钟域传输开销会损害芯片性能的问题,提出一种基于计数器的分频方法.该方法根据计数结果生成分频后的时钟沿,并在此基础上建立了一个全局比例同步局部同步(GRLS)的通信机制.GRLS利用2个时钟的频率及相位关系实现了零延迟的跨时钟域传输,并引进同步电路分析方法来保证其正确性和健壮性;GRLS不会对原有的时钟设计做任何改变,频率切换可以在一个周期内完成,且面积功耗开销可以忽略不计.最后通过基于GRLS建立的存储系统证明了该机制的高效性.目前GRLS已经成功地应用于一款商业SoC.

GALS处理器的功耗有效性方法研究

鉴于多核时代的到来使功耗成为处理器设计的首要限制因素，功耗有效性也成为重要的设计目标，而且全局异步局部同步（GALS）的时钟设计可以很好地结合动态电压／频率调节（DVFS）的策略来提高多核处理器的功耗有效性，以采用GALS结构的多核处理器为目标，设计出了一种适用于研究目标的DVFS算法——基于投票选择的延迟决定算法。这种DVFS算法能动态统计各处理器核运行时的结构信息，利用这些信息进行投票，根据投票结果来动态调节各处理器核的电压和频率，从而降低处理器运行时的功耗和提高功耗有效性。根据实验结果统计，采用上述方法的处理器运行负载程序时，功耗节省24．8％，性能损失仅9．9％。

一种基于电压岛的片上网络低功耗设计

功耗问题一直是片上网络设计中最为关心的问题之一。基于全局异步局部同步(GALS)的电压岛(VFI)机制的引入不但提供了极大地降低片上功耗的可能,也解决了片上单时钟传输的瓶颈问题。本文改善了现有的两种电压岛划分、核映射及路由分配方法,提出了一种更优的综合解决方案,并进行了验证。仿真结果显示,本文的方案可以显著降低系统功耗,同时提高了片上网络性能。