一种折叠式共源共栅运算放大器的准确设计方法

传统折叠式共源共栅放大器的人工设计流程只能得到近似的设计结果,优化方法获得的结果较好,但需耗费大量计算。文中针对这类放大器,给出了一种准确设计方法。通过SPICE仿真弥补传统设计流程各性能指标解析近似产生的误差,同时采用基于BSIM模型的器件尺寸计算,反复执行这一设计流程,消除了传统设计过程存在的误差,得到准确的设计结果。文中所提方法相较于传统人工方法更精确,避免了设计时的反复调试;与优化方法相比,虽仍要通过一个迭代过程,但因收敛较快,故计算量较小。文中以0.18μm与90 nm实际工艺库下的电路设计为例,给出了仿真设计结果,证明了所提方法的正确性与有效性。

基于InP DHBT工艺的33~170 GHz共源共栅放大器

基于500 nm磷化铟双异质结双极晶体管(InP DHBT)工艺,设计了一种工作在33~170 GHz频段的超宽带共源共栅功率放大器。输入端和输出端的平行短截线起到变换阻抗和拓展带宽的作用,输出端紧密相邻的耦合传输线补偿了一部分高频传输损耗。测试结果表明,该放大器的最大增益在115 GHz达到11.98 dB,相对带宽为134.98%,增益平坦度为±2 dB,工作频段内增益均好于10 dB,输出功率均好于1 dBm。

新型双宽带共栅-共源低噪声放大器设计

为适应各种核探测器输出电信号放大电路的需求,设计了一种新型双宽带共栅-共源低噪声放大器。该放大器利用宽频带输入阻抗匹配网络和一种新的增益-带宽积优化技术,通过减小共栅-共源CMOS器件的寄生电容来优化双宽带LNA在高频带的GBW,从而实现带宽和增益之间很好的权衡,并获得理想的噪声性能。实验结果表明,在低频带模式和高频带模式下,-3 dB的带宽和峰值增益分别为3.0~4.7 GHz和13.3 dB,7.2~9.3 GHz和13.5 dB;在低频带模式和高频带模式下,测得的最小NF分别为4.48 dB和6.19 dB。

一种全差动折叠共源共栅的CMOS放大器

设计了一种可用于∑-△A/D转换器的全差动放大器.放大器采用0.5μm CMOS工艺实现,采用折叠式共源共栅结构,并采用开关电容反馈电路.对所设计的放大器进行了详细分析,给出了具体设计过程.SPICE仿真结果表明,其开环直流增益A0为74.2dB,相位裕度不小于60°,单位增益带宽为40MHz,输出摆幅可以达到-200mV(Vdd)-+200mV(Vss).

一种低电压CMOS折叠-共源共栅跨导运算放大器的设计

设计了一种全差分折叠共源共栅跨导运算放大器,并将其应用于80MHz开关电容带通ΔΣA/D转换器中。该跨导运算放大器采用0.35μmCMOSN阱工艺实现,工作于2.5V电源电压。模拟结果表明,该电路的动态范围为80dB、直流增益63.4dB、单位增益带宽424MHz;在最大输出摆幅、建立精度为0.1%时,建立时间为7.5ns,而功耗仅为7.5mW。

高性能折叠式共源共栅运算放大器的设计

折叠式共源共栅结构能够提供足够高的增益,并且能够增大带宽、提高共模抑制比和电源电压抑制比。基于Chartered 0.35μm工艺,设计了一种折叠式共源共栅结构的差分输入运算放大器,给出了整个电路结构。Spectre仿真结果表明,该电路在3.3V电源电压下直流开环增益为121.5dB、单位增益带宽为12MHz、相位裕度为61.4°、共模抑制比为130.1dB、电源电压抑制比为105dB,达到了预期的设计目标。

高性能AB类折叠共源共栅CMOS放大器设计

设计了一种高性能AB类折叠共源共栅CMOS音频放大器。该放大器的输入级采用折叠共源共栅结构,可以优化输入共模范围,提高增益;输出级采用AB类推挽结构,实现了全摆幅输出。基于65nm/2.5VCMOS工艺,对整个电路进行Hspice仿真。结果表明,设计的放大器开环增益为140dB,电源抑制比为138dB,共模抑制比为117dB,总谐波失真为-113dB。该放大器已被应用于音频Σ-ΔA/D转换器的设计中。

基于超薄Al2O3栅绝缘层的低工作电压IGZO薄膜晶体管及其在共源极放大器中的应用

随着薄膜晶体管(Thin-film transistor,TFT)在各类新兴电子产品中得到广泛应用,作为各类电子设备的关键组件,其工作电压和稳定性面临着巨大挑战。为了满足未来高度集成化、功能复杂的应用场合,实现其低工作电压和高稳定性就变得异常重要。我们在150 mm×150 mm大面积玻璃基底上,采用磁控溅射非晶铟镓锌氧化物(amorphous indium-gallium-zinc-oxide,a-IGZO)作为有源层,以原子层沉积(ALD)Al2O3为栅绝缘层,制备了底栅顶接触型a-IGZO TFT,并研究了50,40,30,20 nm超薄Al2O3栅绝缘层对TFT器件的影响。其中,20 nm超薄Al2O3栅绝缘层TFT具有最优综合性能:1 V的低工作电压、接近0 V的阈值电压和仅为65.21 mV/dec的亚阈值摆幅,还具有15.52 cm^2/(V·s)的高载流子迁移率以及5.85×10^7的高开关比。同时,器件还表现出优异的稳定性:栅极±5 V偏压1 h阈值电压波动最小仅为0.09 V以及优良的150 mm×150 mm大面积分布均一性。实现了TFT器件的低工作电压和高稳定性。最后,以该TFT器件为基础设计了共源极放大器,得到14 dB的放大增益。

一种低压低功耗CMOS折叠-共源共栅运算放大器的设计

设计了一种低压低功耗CMOS折叠-共源共栅运算放大器。该运放的输入级采用折叠-共源共栅结构,可以优化输入共模范围,提高增益;由于采用AB类推挽输出级,实现了全摆幅输出,并且大大降低了功耗。采用TSMC 0.18μmCMOS工艺,基于BSIM3V3 Spice模型,用HSpice对整个电路进行仿真,结果表明:与传统结构相比,此结构在保证增益、带宽等放大器重要指标的基础上,功耗有了显著的降低,非常适合于低压低功耗应用。目前,该放大器已应用于14位∑-Δ模/数转换电路的设计中。

提高共源共栅CMOS功率放大器效率的方法

利用共源共栅电感可以提高共源共栅结构功率放大器的效率。这里描述了一种采用共源共栅电感提高效率的5.25 GHz WLAN的功率放大器的设计方法,使用CMOS工艺设计了两级全差分放大电路,在此基础上设计输入输出匹配网络,然后使用ADS软件进行整体仿真,结果表明在1.8 V电源电压下,电路改进后与改进前相比较,用来表示功率放大器效率的功率附加效率(PAE)提高了两个百分比。最后给出了功放版图。

0.6μm CMOS工艺折叠共源共栅运算放大器设计

折叠共源共栅结构改进了传统的两级运算放大器的输入范围和电源电压抑制特性,优化了二阶性能指标。利用mosis 0.6μm CMOS工艺模型参数,设计了折叠共源共栅结构的运算放大器,对各性能参数的仿真结果表明:该电路的开环增益为80 dB,单位增益带宽为20 MHz,相位裕度73°,功耗仅为3 mW。

折叠式共源共栅运算放大器的0.6μm CMOS设计

折叠式共源共栅结构的运算放大器不仅能提高增益、增加电源电压噪声抑制能力,而且在输出端允许自补偿。基于0.6μm CMOS工艺,验证了一种折叠共源共栅的运算放大器的参数指标。理论计算和实际分析相结合,仿真结果达到设计指标要求。

具有反馈偏置的折叠共源共栅运算放大器

文章分析了基于传统偏置的折叠共源共栅运算放大器,提出了一种具有反馈偏置的折叠共源共栅运算放大器;在不降低运放其他性能指标的前提下,抑制了折叠共源共栅运放由于共模输入电平变化以及工艺失配而造成的尾电流源的电流变化,稳定了运放的直流工作点,提高了运放的共模抑制比。

一种高增益大带宽的增益自举型折叠共源共栅放大器设计

提出了一种应用于高速高精度流水线ADC中的高增益大带宽的增益自举型全差分折叠共源共栅放大器.放大器采用0.18 μm 1P6M CMOS工艺.通过仔细的设计运放的单位增益带宽和极零点改善其闭环稳定性.仿真结果表明:放大器的直流增益为93 dB,单位增益带宽为1.8 GHz,在输出共模电压范围为0.6 V^1.2 V内,放大器的直流增益大于88 dB.整个芯片的版图面积为96μm×120μm.

一种高CMRR和PSRR的共源共栅放大器

针对传统运算放大器共模抑制比和电源抑制比低的问题,设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构,第一级为差分结构的折叠式共源共柵放大器,并采用MOS管作为电阻,进一步提高增益、共模抑制比和电源电压抑制比;第二级采用以NMOS为负载的共源放大器结构,提高增益和输出摆幅。基于LITE-ON40V 1.0μm工艺,采用Spectre对电路进行仿真。仿真结果表明,电路交流增益为125.8 dB,相位裕度为62.8°,共模抑制比140.9 dB,电源电压抑制比125.5 dB。

一种低压低功耗CMOS折叠—共源共栅运算放大器的设计

本文设计了一种低压低功耗CMOS折叠-共源共栅运算放大器。该运放的输入级采用折叠-共源共栅结构,可以优化输入共模范围,提高增益;由于采用AB类推挽输出级,实现了全摆幅输出,并且大大降低了功耗。采用TSMC0.18μmCMOS工艺,基于BSIM3V3Spice模型,用Hspice对整个电路进行仿真,结果表明:与传统结构相比,此结构在保证增益、带宽等放大器重要指标的基础上,功耗有了显著的降低,非常适合于低压低功耗应用。目前,该放大器已应用于14位∑-△模/数转换电路的设计中。

低电压高增益带宽CMOS折叠式共源共栅运算放大器设计

本文基于SIMC0.18μmCMOS工艺模型参数,设计了一种低电压高单位增益带宽CMOS折叠式共源共栅运算放大器。该电路具有相对高的单位增益带宽,并具有开关电容共模反馈电路(CMFB)稳定性好、对运放频率特性影响小的优点,Hspice仿真结果表明,在1.8V电压下,运算放大器的直流开环增益为62.1dB,单位增益带宽达到920MHz。

低压低耗共源-共栅BiCMOS电荷放大器

提出了一种低压、低耗、高响应速度和低噪声的BiCMOS电荷放大器。该放大器采用BiCMOS共源-共栅输入放大级,在实现高增益的同时大大减小了噪声,并在电路中运用电流镜解决了集成高阻值电阻的问题,从而降低了集成难度和电源电压等级。测试结果表明,放大器功耗降为230μW／ch,电源电压降低0．7V左右,等效噪声电荷(ENC)小于600电子电荷。

一种低功耗高增益复合共源共栅放大器

基于TSMC 0.25μm工艺,设计了一种复合共源共栅两级CMOS运算放大器。与传统CMOS运算放大器相比,该运放利用MOS管工作在弱反型区时跨导较大、工作电流较小的特点,有效提高了运放的增益,同时降低了功耗,提高了输出电压摆幅。运放结构简单,降低了补偿难度,3.5pF的补偿电容就可以支持运放稳定工作。仿真与实验数据表明,设计的运算放大器直流增益可达110dB以上,功耗为110μW。

一种折叠共源共栅运算放大器的设计

折叠共源共栅运放结构的运算放大器可以使设计者优化二阶性能指标,这一点在传统的两级运算放大器中是不可能的。特别是共源共栅技术对提高增益、增加PSRR值和在输出端允许自补偿是有很用的。这种灵活性允许在CMOS工艺中发展高性能无缓冲运算放大器。目前,这样的放大器已被广泛用于无线电通信的集成电路中。介绍了一种折叠共源共栅的运算放大器,采用TSMC 0.18混合信号双阱CMOS工艺库,用HSpice W 2005.03进行设计仿真,最后与设计指标进行比较。