一种全差分双通道采样保持的流水线操作AD变换器

介绍了一种基于双通道采样保持电路的流水线操作 AD变换器。设计结合了并行流水线转换电路的思想 ,从而能够有效提高转换速率 ,但是较之并行流水线结构 ,使用的运放较少 ,功耗低 ,而且可以避免并行结构可能存在的匹配问题。这个电路采用 0 .3 5 μm CMOS工艺实现 ,在 Cadence Spectre S环境下通过仿真验证 ,转换速率 40 MS/s时 ,能达到 1

40MS/s全差分采样-保持电路的设计

介绍一种用于 1 0位分辨率 ,40MHz采样频率流水线结构模数转换器中的全差分采样 -保持电路设计。该采样 -保持电路是运用电容下极板采样技术设计的 ,不仅有效地避免了电荷注入效应引起的采样信号失真 ,而且消除了时钟馈通效应的不良影响 ;采用自举模拟开关来提高开关管的栅过驱动电压。采样 -保持电路中的运算放大器采用全差分结构 ,可以省略掉反馈电容。该电路基于 3V单电源供电的CMOS工艺 ,并利用HSPICE模拟软件 ,采用 0 .34μm工艺条件的BSIM 3 V3.1参数模型进行了模拟。

全差分BiCMOS采样/保持电路仿真设计

在全差分折叠式共栅-共源运放的基础上,设计了一款BiCMOS采样/保持电路。该款电路采用输入自举开关来提高线性度,同时设计的高速、高精度运放,其建立时间tS只有1.37 ns,提升了电路的速度和精度。所设计的运放中的双通道共模反馈电路使共模电压稳定输出时间tW约达1.5 ns。采用SMIC公司的0.25μmBiCMOS工艺参数,在Cadence Spectre环境下进行了仿真实验,结果表明,当输入正弦电压频率fI为10 MHz、峰-峰值UP-P为1 V,且电源电压VDD为3 V、采样频率fS为250 MHz时,所设计的采样/保持电路的无杂散动态范围SFDR约为-61 dB,信噪比SNR约为62 dB,整个电路的功耗PD约为10.85 mW,适用于10位低压、高速A/D转换器的设计。

新型CMOS采样/保持电路的设计研究

讨论了目前各种先进的采样/保持电路结构,基于底极板(BottomPlate)采样技术和引导开关技术,设计了一种新型的全差分开关电容双采样保持放大器,有效地消除了电荷注入和时钟馈通效应,并保证了较高的单位增益频率、采样速率和信号建立时间。电路设计基于TSMC0.35μmCMOS工艺Bsim3模型,并采用Hspice工具对设计进行了仿真验证。

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.

一种具有欠采样功能的采样保持电路

设计并实现了低功耗的欠采样保持(under-sampling and hold)电路,该电路可应用在模数转换器的前端.该电路选取全差分的电荷传递式开关电容结构,具有欠采样功能的高速自举开关及连续时间共模负反馈结构的两级运算放大器.该电路基于SMIC CMOS 0.18μm 1P6M工艺绘制,测试结果表明,在电源电压为3.3 V,采样频率fs为2 MHz,信号频率fa为2.01 MHz时,总功耗约为1 mW,等效信号频率fa'为10 kHz的信噪失真比RSND为47 dB.该电路可以广泛应用于频移键控调制系统中.

一种基于CMOS工艺的高速采样保持电路的设计

设计了一种基于CMOS工艺的高速采样保持电路。该电路采用了开环双路双差分结构。详细分析了引起电路非线性的原因,并采用了新的结构来提高电路的线性度。仿真结果表明,在电源电压为1.9V,输入信号频率为393.75MHz,采样率为1.6GS/s,负载为0.5pF时,该电路的无杂散动态范围(SFDR)为80.5dB,总谐波失真(THD)为-78.6dB,有效位为12.7位。该电路具有高采样率、高SFDR和较强驱动能力等优点。

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。

一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。

双通道高速高精度流水线模数转换电路的实现

为解决传统双通道构架仅适用于低速模拟数字转换电路(Analog-to-Digital Converter,简称ADC)的问题,通过取消数字校准电路,去除信号通道中用于数字校准开关的方式,采用台湾积体电路制造公司(TSMC)0.18μm CMOS工艺,用双通道流水线构架实现了高速高精度ADC,确保ADC达到12位信号转换精度的同时,信号转换速度达到了200 Ms/s.通过测试,该电路在模拟输入信号为10 MHz,差分振幅为1.25 V,电源电压为1.8 V,信号采样频率200 Ms/s条件下获得信噪失真比为64.7 d B,无杂散动态范围为86.3 d B,电路整体功耗为356 m W,测试结果证实该设计在降低模数转换电路设计难度的同时节省了功耗.

一种应用于流水线ADC中的高性能采样保持电路

基于SMIC 0.18um CMOS工艺设计了一种高速、高精度、高线性度的采样保持电路。采用全差分带增益自举电路的高增益、高带宽运放,以及改进的带衬底电压调整的栅压自举开关,有效增加输入信号带宽并减小采样保持电路的非线性。对设计的电路进行仿真,在输入信号幅值为2VP-P,频率为47.66MHz,采样频率为100MSPS时,采样保持电路建立时间为3.606ns,建立精度达0.004%,有效位数为17.2bit,无杂散动态范围达108.5dB。

一种结合高分辨率TDC的快速全数字锁相环设计

针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统.

应用于电机控制的双通道同步采样14位1Msps低功耗SARADC

电机控制工程师们需要高速、零延时、同步采样ADC以实现最高的效率和控制精度。同时具有低功耗。14位双通道AD7264采样率为1MSPS，支持全差分输入。具有业界领先性能。每个模拟输入具有从1至128的可编程增益级。通过可编程失调补偿和增益调节电阻达到系统整体校准。片上4个比较器用来计数从极性传感器或内部编码跟踪器的脉冲。

一种消除CMOS图像传感器行噪声的时序

为了消除CMOS图像传感器中随机变化的行噪声,在传统相关双采样的基础上,提出了一种新的读出时序。该时序采用行相关双采样方法,同时对相邻的两行像素进行操作,在采集图像信号的同时,把行随机噪声也采样到电容上,进行全差分操作,将行噪声消除。仿真结果表明:这种读出方法可以将行随机噪声大幅减小,经放大器放大32倍后噪声仍小于ADC的LSB,从而消除图像中随机的横纹,改善图像质量,扩展传感器在暗光下的应用。

12位50M Sample/s CMOS流水线A/D转换器

介绍了一种十级12位50M Sample/s CMOS流水线A/D转换器的设计。该设计方案采用了全差分采样/保持电路和折叠式共源共栅运算放大器,保证了处理模拟信号的精度与速度。自举MOS开关和双差分动态比较器的使用,提高了电路的精度与速度,每级电路基本一致,简化了电路设计。

使ADS8361与MSP430 USI端口相连

ADS8361是双通道16位500kSPS模数转换器（ADC），具有四个全差动输入通道《分为两组），可用于高速同步信号采集。采样保持放大器的输入信号是全差动的，在输入到ADC时也保持差动状态。因此具有优异的共模抑制能力（50kHz时为80dB），这在噪声较大的环境下非常重要。