采用新型低成本共模反馈电路的全差分运放设计

设计应用于流水线型ADC的全差分运算放大器.运放中共模反馈电路采用调节反馈深度和共用差分信号通路的新型结构来实现,用简单的结构实现了高环路增益,通过降低反馈系数的方法防止电路产生自激振荡,避免了因引用补偿电容带来的高成本和高设计难度.放大器采用两级折叠共源共栅结构并进行频率补偿,输出级采用推挽式AB类结构.设计的全差分运算放大器基于中芯国际(SMIC)0.35μm工艺.后仿结果表明,放大器直流增益为100dB,负载为3pF时单位增益带宽为359MHz,相位裕度为68°,建立时间为12.3ns,满足ADC所要求的性能指标,适用于高精度流水线型ADC中的级间增益电路和采样保持电路.

一种采用增益增强技术的全差分运放设计和实现

设计了一种采用增益增强技术并带有共模反馈的全差分运算放大器。该运算放大器主要由三个折叠式共源共栅结构的运放、一个偏置电路和一个共模反馈电路组成。运算放大器采用chartered0.35μmCMOS工艺实现,仿真结果表明运放开环增益为106.8dB,单位增益带宽为58MHz,相位裕度为79°(负载Cload=1pF)。对流片运放进行测试和分析,运算放大器测试指标和仿真指标基本接近,较好达到预先的设计要求。

一种新型开关电容共模反馈电路

本文设计了一种应用于CMOS全差分折叠共源共栅结构运放中的开关电容共模反馈(SC-CMFB)电路。同传统结构的SC-CMFB电路相比,该结构能够使输出共模电平具有零延迟建立的特性,同时,共模反馈电路所需的电容减少了一半,控制时序也相对简单。基于HspiceD对电路进行了仿真验证,结果表明,该结构的共模电平建立时间相对于传统结构缩短了至少六个周期。

一种可用于LVDS接收器的高速CMOS运放

本文针对高速LVDS接收器电路,研究设计了一种高速、单位增益带宽1.46 GHz的CMOS运放。充分考虑LVDS的电气特点,采用了高速运放电路结构,基于0.13μm 1.2 V/3.3 V CMOS工艺,进行了设计与仿真。仿真结果表明:该运放电路可以用于实现LVDS接收器。